内存厂垄断先进工艺赚大钱,电子整机厂将深受其害

发布时间：2017-09-07 00:00
作者：Ameya360
来源：Sang-Yun Lee
阅读量：1446

根据市场分析师表示，动态随机存取内存(DRAM)和NAND的价格正居高不下，而且预计还会更进一步攀升。许多人认为目前的内存市场情况只是暂时的供需不均衡。或者，他们预期当3D NAND闪存(flash)的制造趋于成熟后，就能解决目前的市场情况。然而，以DRAM的市况而言，没人能知道DRAM供应何时会改善。从需求面来观察，虽然一些细分市场正在成长，但并未出现杀手级的应用或是特别繁荣的细分市场。因此，问题应该就出在供应面。

据美光(Micron)表示，2017年DRAM供给位预计成长15-20%，可说是近20年来最低的位成长率(bit growth)。较低的位成长率，主要源于DRAM微缩限制。市场上有好一段时间都没有任何有关DRAM微缩的消息了。当供给位成长低于45%时，这就是一个卖方的市场了。因此，DRAM的寡头垄断、低位成长率，以及制造扩张迟缓，导致长期的供应吃紧。最终，可能只是DRAM的价格持续增加，而供应面却不会有任何改善。

NAND市场竞争激烈。基于3D NAND将大幅提高生产力的市场预期，所有的NAND厂商都投入了数十亿美元于3D NAND制造。因此，供应过剩预计将持续一段时间。然而，这种期待只是一种假象。3D NAND的制造比先前所想象的要困难得多。目前，几家NAND供货商都得使劲地推出3D NAND。

许多分析师预计，大约在2018年底，当64层和96层3D NAND闪存的制造趋于成熟时，市场供应吃紧的情况将会缓解。因此，明年将会有足够的NAND供应吗？如图所示，平面NAND的横向微缩(即摩尔定律)以2的N次幂方式呈指数级增加位单元。相对地，3D NAND的单元层数(即垂直微缩)则线性增加位单元。目前，根据摩尔定律，平面NAND符合位单元的指数级需求成长。然而，平面NAND面对微缩限制，3D NAND仅以线性位成长率，将难以达到市场的需求。

64层3D NAND最终将达到与平面NAND平价。对于双倍和四倍的内存容量，3D NAND应该分别有128层和256层。考虑到长期累积的产量损失、制造困难和低晶圆产出效率，超过64层的内存容量扩展对于3D NAND来说是一大挑战。如果3D NAND在第1层达到与平面NAND平价，那么垂直扩展记体容量就会更容易多了。

如同所讨论的，内存价格较高不再只是因为供需失衡。从现在开始，我们很难看到内存价格降下来，因为内存价格如此之高，主要源于内存组件的微缩限制。很讽刺地，内存供货商却以这种内存微缩的限制来赚大钱。从2017年上半年的前五大半导体供货商排名来看，其中有三家就是内存供货商。例如，海力士(SK Hynix)和Micro极其仰赖于DRAM，因为这两家公司的营收分别有75%和65%都来自DRAM市场。

目前，买家掌控了内存价格，并将内存产品视为商品。如今正是内存供货商的黄金时代，高昂的内存价格将成为买家的负担。没错，由于内存微缩的限制，内存将成为卖方市场。我们如何找到可解决高内存价格的解决方案呢？

在2016和2017年，如ITRS和IRDS等技术开发蓝图强烈建议为连续的晶体管微缩采用全包覆式(GAA)晶体管与单片3D (M3D) IC，从而降低制造成本。因此，客户应该主动寻求利用‘GAA + M3D’的超低成本内存组件。否则，客户将会为内存组件付出更多的费用，而如此高的内存价格也将会为大部份电子设备和系统带来问题。

（备注：文章来源于网络，信息仅供参考，不代表本网站观点，如有侵权请联系删除！）

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JEDEC固态存储协会于今日正式发布了DDR5SDRAM标准（JESD79-5），为全球计算机拉开新时代序幕。简言之，DDR5内存芯片Bank数量翻番到32，每Bank的自刷新速度翻番到16Gbps。VDD电压从DDR4的1.2V降至1.1V，也就是减少功耗。此外，芯级ECC、更好的设计伸缩性、更高的电压耐受度等都保证了性能、产能、工艺水准等。按照JEDEC的说法，DDR5内存的引脚带宽（频率）是DDR4的两倍，首发将以4.8Gbps（4800MHz）起跳，比末代DDR4的标准频率3200MHz增加了50%之多，总传输带宽提升了38%，未来将最高摸到8400MHz左右。基于新标准的硬件预计将于2021年推出，先从服务器层面开始采用，之后再逐步推广到消费者PC和其他设备。更快：一个DIMM，两个通道DDR5再次提高了内存带宽。每个人都希望获得更高的性能（尤其是在DIMM容量不断增长的情况下），这也是这次DDR5提升的重点。对于DDR5来说，JEDEC希望比通常的DDR内存规范更积极地开始工作。通常情况下，新的标准是从上一个标准的起点开始的，例如DDR3到DDR4的过渡，DDR3正式停止在1.6Gbps，DDR4从那里开始。然而对于DDR5来说，JEDEC的目标要高得多，预计将以4.8Gbps的速度推出，比DDR4官方3.2Gbps最高速度快了50%左右。而在之后的几年里，当前版本的规范允许数据速率达到6.4Gbps，比DDR4的官方峰值快了一倍。这些速度目标的基础是DIMM和内存总线的变化，以便在每个时钟周期内提供和传输更多数据。对于DRAM速度来说，最大的挑战来自于DRAM核心时钟速率缺乏进步。专用逻辑仍然在变快，内存总线仍然在变快，但支撑现代内存的基于电容和晶体管的DRAM时钟速度还不能超过几百兆赫。因此，为了从DRAMDie中获得更多的收益--维持内存本身越来越快的假象，并满足实际速度更快的内存总线--已经需要越来越多的并行性。而DDR5则再次提升了这一要求。这里最大的变化是，与LPDDR4和GDDR6等其他标准情况类似，单个DIMM被分解为2个通道。DDR5将不是每个DIMM提供一个64位数据通道，而是每个DIMM提供两个独立的32位数据通道（如果考虑ECC因素，则为40位）。同时，每个通道的突发长度从8个字节(BL8)翻倍到16个字节(BL16)，这意味着每个通道每次操作将提供64个字节。那么，与DDR4DIMM相比，DDR5DIMM以两倍的额定内存速度（核心速度相同）运行，将在DDR4DIMM提供的操作时间内提供两个64字节的操作，使有效带宽增加一倍。总的来说，64字节仍然是内存操作的神奇数字，因为这是一个标准缓存线的大小。如果在DDR4内存上采用更大的突发长度，则会导致128字节的操作，这对于单条高速缓存线来说太大，如果内存控制器不想要两条线的连续数据，充其量也会导致效率/利用率的损失。相比之下，由于DDR5的两个通道是独立的，一个内存控制器可以从不同的位置请求64个字节，这使得它更符合处理器的实际工作方式，并避免利用率的损失。对标准PC台式机的净影响是，取代了DDR4系统模式，即2个DIMM填满2个通道进行2x64bit设置，而DDR5系统的功能将是4x32bit设置。这种结构上的变化在其他地方有一些连锁效应，特别是要最大限度地提高这些小通道的使用率。DDR5引入了更细粒度的Bank存储体刷新功能，这将允许一些k存储体在其他使用时进行刷新。这就能更快地完成必要的刷新（电容补给）、控制延迟、并使未使用的存储库更快可用。存储体组的最大数量也从4个增加到8个，这将有助于减轻顺序内存访问的性能折扣。
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