核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

发布时间：2026-05-20 09:24
作者：AMEYA360
来源：核芯互联
阅读量：836

　　在微波射频领域，混频器是收发系统的核心器件。核芯互联依托自主研发的纯CMOS工艺，成功推出CLMX5548E与CLMX5549E两款高性能宽带混频器芯片，以超高集成度、超宽带宽和出色的线性度，为5G通信、探测感知、卫星调制解调等应用提供极具竞争力的国产化解决方案。

　　核心技术优势

　　纯CMOS工艺打造 · 高集成度设计

　　纯CMOS工艺    3.3V单电源    QFN 3mm×2mm    超宽温 -55℃~125℃

　　区别于传统的III-V族工艺(如GaAs)，核芯互联采用标准纯CMOS工艺实现微波混频器，带来显著的成本优势与供应链安全性。片上集成RF巴伦、LO放大链路、可选LO倍频器及偏置控制电路，大幅降低系统BOM成本和设计复杂度。

　　典型应用框图

　　CLMX5549E采用无源双平衡混频架构，RF与IF端口可互换，片上集成LO驱动放大器和可选倍频器，仅需0dBm本振输入即可驱动。下图展示了TDD收发链路中的典型应用及芯片内部框图。

核芯互联丨纯CMOS工艺 宽带混频器芯片CLMX5548E / CLMX5549E · 2GHz~15GHz高性能无源双平衡混频器

　　图1. TDD收发链路典型应用(左)及CLMX5549E内部框图(右)

　　CLMX5548E · 差分IF宽带混频器

　　CLMX5548E是一款高性能无源双平衡宽带混频器，集成内部RF巴伦，支持2~15GHz超宽带RF频率。其突出特点是采用差分IF端口设计，支持DC~6GHz的IF带宽，特别适用于IF频率延伸至500MHz以下的低频应用场景。

　　▎核心性能指标

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　　适用场景

　　IF频率在500MHz以下的超宽带应用，如宽带探测、零中频/低中频接收机、DC耦合基带处理系统等。差分IF端口可直接对接差分IF放大器或差分滤波器，简化信号链设计。

　　CLMX5549E · 单端IF宽带混频器

　　CLMX5549E与CLMX5548E功能类似，区别在于集成了片上IF巴伦，所有RF、LO、IF端口均为单端50Ω匹配，使用更加便捷。推荐用于IF频率在500MHz以上的应用场景，覆盖2~14GHzRF带宽。

　　▎核心性能指标

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　　适用场景

　　IF频率在500MHz以上的标准中频应用，如5G微波回传、C/X/Ku波段探测、卫星通信调制解调器等。片上集成IF巴伦，无需外部巴伦器件，进一步减少外围元件数量。

　　实测性能曲线

　　下图展示了CLMX5549E在下混频模式下，全频段(4~15GHz)的变频损耗与IIP3随RF频率的变化曲线。在25℃典型温度下，变频损耗稳定在10~15dB范围内，IIP3保持在23~27dBm的高线性度水平，充分体现了纯CMOS工艺的高性能优势。

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　　图2. 下混频变频损耗与IIP3 vs RF频率(LO功率=0dBm，IF=100MHz，25℃/55℃/85℃/125℃)

　　线性度与端口隔离度

　　CLMX5549E具备出色的线性度和端口隔离性能。输入P-1dB在IF全频段内保持在13dBm以上，IF端口对RF和LO的隔离度分别优于45dB和55dB，有效抑制了信号泄漏和本振馈通。

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　　图3. 输入P-1dB vs IF频率

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　　图4. IF端口隔离度 vs IF频率(IF-RF / IF-LO)

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　　选型建议：IF频率在500MHz以下，或需要差分IF接口的场景，首选CLMX5548E;IF频率在500MHz以上、追求使用便捷性的场景，推荐CLMX5549E。两者均支持上/下变频、LO倍频器可选、双向RF/IF端口互换等灵活配置。

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　　核芯互联 · 让射频设计更简单

　　CLMX5548E与CLMX5549E以纯CMOS工艺实现高性能宽带混频功能，集成片上巴伦与LO驱动链路，以极小封装和极简外围，帮助工程师快速构建5G通信、探测感知、卫星链路等射频系统。核芯互联将持续深耕射频芯片领域，为客户提供更多高品质、高性价比的国产化射频解决方案。

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　　在数据中心、AI 算力集群、高端服务器对时钟精度要求日益严苛的今天，核芯互联正式推出新一代高性能可编程时钟发生器——CLG21012。该产品 Pin-to-Pin 兼容业界标杆 Renesas RC21012，并在核心性能指标上实现全面超越，率先实现 PCIe Gen7 时钟兼容性，为下一代高速互连基础设施提供强劲"芯"动力。　　一、产品定位：国产替代，性能跃升　　CLG21012 是一款 12 通道输出高性能可编程时钟发生器，频率覆盖 1kHz 至 650MHz，支持 LVDS、LP-HCSL、LVCMOS 等多种输出格式。产品面向高性能计算(HPC)、数据中心加速器、企业级存储、交换机与路由器等关键应用场景，旨在为国内通信与计算产业提供自主可控、性能卓越的时钟解决方案。　　更重要的是，CLG21012 与 Renesas RC21012 实现硬件级 Pin-to-Pin 兼容，用户无需修改 PCB 设计即可无缝替换，大大降低了国产导入的门槛和风险。　　二、核心突破：PCIe Gen7 就绪　　PCIe 7.0 作为下一代高速接口标准，对参考时钟的 RMS 相位抖动提出了极为严苛的要求——Common Clock 模式下需低于 67fs。这对时钟发生器的设计提出了前所未有的挑战。　　核芯互联 CLG21012 在展频(SSC)条件下实测 PCIe Gen7 抖动表现如下：　　实测数据显示，CLG21012 在最优配置下 PCIe Gen7 抖动低至 63.95fs，充分满足 PCIe 7.0 的 67fs 严苛要求，为下一代 128GT/s 高速互连奠定了坚实的时钟基础。　　三、性能实测：抖动降低最多 60%，功耗降低最多 57%　　核芯互联对 CLG21012 与 RC21012 进行了全面对标测试，覆盖多种晶振频率、输出格式和输出频率组合。测试结果令人振奋——CLG21012 在抖动性能和功耗控制上全面领先。　　3.1 LP-HCSL RMS 相位抖动对比(25MHz 晶振)　　3.2 LVDS RMS 相位抖动对比(25MHz 晶振)—— 新增测试　　最新测试报告新增了对 LVDS 输出格式的全频段抖动测试。CLG21012 在 LVDS 模式下同样展现出远超 RC21012 的低抖动性能：　　3.3 更多晶振选择，更低抖动表现　　CLG21012 支持 25MHz、39.0625MHz、50MHz、78.125MHz 等多种晶振输入频率，并在每种配置下均展现出优异的低抖动特性。以下为 LP-HCSL 模式下的实测数据：　　特别值得一提的是，CLG21012 在78.125MHz 晶振 X2 倍频模式下，156.25MHz 输出 RMS 抖动低至96.5fs，312.5MHz 输出低至82.8fs，均为业界顶尖水平，为高阶通信和计算应用提供了极致的时钟纯净度。　　3.4 输出波形实测　　CLG21012 在 LP-HCSL 和 LVDS 两种主要输出格式下均表现出极佳的信号完整性，边沿陡峭、过冲小、占空比精准。　　▲ LP-HCSL 100MHz 输出波形实测　　Vamp = 1.53V | Duty Cycle = 50.2%　　▲ LVDS 100MHz 输出波形实测　　Vamp = 826mV | Duty Cycle = 50.1%　　3.5 实测相噪曲线 —— CLG21012 vs RC21012 直观对比25MHz 晶振 | LP-HCSL 156.25MHz▲ CLG21012 — RMS Jitter: 154.4 fs　　▲ RC21012 — RMS Jitter: 364.6 fs　　25MHz 晶振 | LVDS 156.25MHz▲ CLG21012 — RMS Jitter: 156.1 fs　　▲ RC21012 — RMS Jitter: 361.9 fs　　从相噪曲线可以清晰看出，CLG21012(蓝色曲线)在整个频偏范围内均显著优于 RC21012，尤其是在 1kHz~1MHz 的关键频段内，相噪底更低、杂散更少，直接转化为更低的 RMS 抖动。　　不同晶振配置下 CLG21012 相噪表现　　▲ 50MHz 晶振 | LP-HCSL 156.25MHz — RMS Jitter: 127.7 fs▲ 78.125M X2 模式 | 156.25MHz — RMS Jitter: 96.5 fs　　▲ 78.125M X2 模式 | 312.5MHz — RMS Jitter: 82.8 fs　　3.6 功耗对比：核心功耗降低 57%　　在追求高性能的同时，CLG21012 在功耗控制上同样表现出色：　　核心功耗从 174mA 降至 74mA，降幅高达 57%。在大规模数据中心部署中，这意味着数以千计的服务器节点累计节省的功耗将极为可观，直接转化为运营成本的降低和碳排放的减少。　　四、SSC 展频功能实测　　PCIe 规范要求参考时钟支持展频(Spread Spectrum Clocking, SSC)以降低 EMI。CLG21012 支持中心展频和下展频两种模式，展频深度可编程。最新测试报告对 SSC 功能进行了全面验证：　　调制频率：31.5KHz / 33KHz 可选　　展频深度：-0.25% / -0.5% Down Spread　　频率精度：满足 PCIe Gen7 对展频时钟的精度要求　　▲ CLG21012 SSC 展频实测频谱(31.5KHz 调制 / -0.5% Down Spread)　　实测结果表明，CLG21012 的 SSC 功能各项参数均符合 PCIe 规范要求，可有效降低高速时钟带来的 EMI 干扰，同时保持优异的抖动性能。　　五、关键特性一览　　六、应用场景　　凭借卓越的低抖动性能和灵活的输出配置，CLG21012 可广泛应用于以下领域：　　高性能计算(HPC)——为多路 CPU/GPU 互联提供极低抖动的参考时钟，保障高速 SerDes 链路的信号完整性。　　数据中心与 AI 加速器——满足 PCIe Gen7 时钟要求，为 128GT/s 的 CXL 和 PCIe 互连提供可靠时钟源，降低误码率，提升训练效率。　　企业级存储——为 NVMe SSD 控制器、RAID 卡等提供高精度时钟，确保高速数据传输的稳定可靠。　　交换机与路由器——支持 100G/400G/800G 以太网 PHY 时钟需求，助力网络基础设施带宽升级。　　工业控制——宽温工作范围和 robust 设计确保在严苛工业环境下的长期稳定运行。　　七、国产替代，供应保障　　在全球半导体供应链波动的大背景下，核芯互联 CLG21012 的推出为国内通信设备厂商、服务器制造商和数据中心运营商提供了一个高性能、高可靠性的国产时钟解决方案。Pin-to-Pin 兼容设计确保了用户可以在不改动现有硬件平台的情况下快速完成导入验证，大幅缩短产品上市周期。　　同时，本土供应链的优势使得 CLG21012 在交货周期、技术支持和成本控制方面具备更强的竞争力，帮助客户在激烈的市场竞争中抢占先机。　　八、结语　　核芯互联 CLG21012 的发布，标志着国产高性能时钟发生器在技术上达到了国际领先水平。更低的抖动、更低的功耗、PCIe Gen7 就绪——这三大核心优势使其成为下一代高速计算与通信系统的理想时钟伙伴。　　我们诚邀各领域的合作伙伴联系核芯互联，获取 CLG21012 的详细技术资料和样品支持，共同开启高速互联的新篇章。
2026-06-09 13:35 阅读量：571
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