元器件行业资讯:2023全球十大芯片设计厂商排名出炉

Release time:2023-06-20
author:AMEYA360
source:网络
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  6月20日,全球市场研究机构TrendForce集邦咨询发文公布了2023年Q1十大芯片设计厂商营收排名,其中芯片大厂高通继续占据榜首位置,大陆芯片设计厂商韦尔半导体排名第九。

元器件行业资讯:2023全球十大芯片设计厂商排名出炉

  前十名分别是:高通(Qualcomm)、博通(Broadcom)、英伟达(NVIDIA)、超威(AMD)、联发科(MediaTek)、美满电子(Marvell)、联咏(Novatek)、韦尔半导体(Will Semiconductor)、芯源系统(MPS)。

  集邦咨询表示,第一季供应链库存消化不如预期,且适逢传统淡季,整体需求清淡。Q1全球前十大芯片设计厂商总营收为338.6亿美元,和去年第四季度差不多,环比增长了0.1%。

  接下来AMEYA360电子元器件采购网给大家整理了这十大企业的第一季度财报。

  高通 ( Qualcomm Incorporated ) 公布截至 2023 年 3 月 26 日的财年第二季度业绩。季度总营收 92.75 亿美元,上年同期为 111.64 亿美元。其中,设备和服务营收 78.46 亿美元,上年同期为 94.17 亿美元。许可授权营收为 14.29 亿美元,上年同期为 17.47 亿美元。季度净利润 17.04 亿美元,上年同期为 29.34 亿美元。

  博通 ( Broadcom ) 公布截至 2023 年 4 月 30 日的第二财季业绩。季度净营收 87.33 亿美元,上年同期为 81.03 亿美元。季度净利润 34.81 亿美元,上年同期为 25.15 亿美元。其中,半导体业务营收 68.08 亿美元,上年同期为 62.29 亿美元,同比增长 9%。软件业务营收 19.25 亿美元,上年同期为 18.74 亿美元,同比增长 3%。

  英伟达 ( NVIDIA ) 公布截至 2023 年 4 月 30 日的第一财季业绩。季度营业收入为 71.92 亿美元,上年同期为 82.88 亿美元,同比下降 13%。包括 AI 显卡在内的数据中心业务收入创历史新高,营收为 42.8 亿美元,同比增长 14%,环比增长 18%。游戏业务营收 22.4 亿美元,同比下降 38%,环比增长 22%。一季度净利润 20.43 亿美元,上年同期为 16.18 亿美元,同比增长 26%。

  AMD 公布 2023 年第一季度业绩,录得 2019 年来首次季度销售下滑。营业收入为 53.53 亿美元,上年同期为 58.87 亿美元,同比下降 9%。营业亏损 1.45 亿美元,上年同期营业利润 9.51 亿美元。一季度净亏损 1.39 亿美元,上年同期净利润 7.86 亿美元。数据中心事业部营收 12.95 亿美元,客户事业部营收 7.39 亿美元,游戏事业部营收 17.57 亿美元。

  联发科技公布 2023 年第 1 季合并财务报告。本季合并营收为新台币 956.52 亿元 ( 约 31.2 亿美元 ) ,较去年同期减少 33%。本季营业利润 143.69 亿元,同比减少 60.6%。归属母公司业主净利 168.74 亿元,同比减少 49.3%。

  美满电子科技 ( Marvell Technology Group ) 公布截至 2023 年 4 月 29 日的第一财季业绩。季度净营收 13.22 亿美元,上年同期为 14.47 亿美元。季度净亏损 1.69 亿美元,上年同期净亏损 1.66 亿美元。

  Novatek(联咏)因电视相关零部件库存回补效应,带动的系统单芯片与面板驱动IC两大平台业务分别环比增长24%及2%,第一季营收成长10.7%,来到7.9亿美元,市占2.3%维持第七。

  韦尔半导体在2023年首季实现营业收入43.35亿元,归母净利1.99亿元,环比扭亏为盈;经营活动产生的现金流量净额13.83亿元,同比增加273.43%。存货指标得到进一步改善,一季度末公司存货107.69亿元,相较2022年末的123.56亿元及2022年三季度末的141.13亿元,实现连续两个季度的下降。

  电源管理IC大厂芯源系统(MPS) 则以第一季营收4.5亿美元、环比减少约1.9%的营收情况,挺进前十。

  展望第二季度,第二季度马上就要结束了,相关企业的经营情况很快也会再出来。比较值得关注的是英伟达,ChatGPT的火爆带动AI芯片需求剧增,第二季度英伟达有望超越高通和博通,登上芯片设计龙头宝座。

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芯片Layout中的Guard Ring是什么?
  在芯片设计中,Guard Ring(保护环) 是一种环绕在敏感电路或器件(如模拟电路、高精度器件、存储器单元、I/O驱动器等)周围的版图结构,形成关键的“隔离带”。它的核心使命是提高电路的可靠性、性能和抗干扰能力,是复杂芯片(尤其是混合信号芯片、高可靠性芯片)成功量产的关键因素之一。  Guard Ring的物理构成  Guard Ring并非单一结构,而是由多个精心设计的物理组件协同构成:  1衬底接触环  采用高掺杂的P+区域(P型衬底)或N+区域(N型衬底/深N阱)。其核心作用是提供到半导体衬底的低阻连接。它能有效收集衬底中不需要的少数载流子,防止其干扰被保护电路,稳定衬底电位,减少衬底噪声耦合,并为潜在寄生电流提供泄放路径。  2阱接触环标题  采用高掺杂的N+区域(N阱)或P+区域(P阱)。它提供到阱的低阻连接点,稳定阱电位并收集阱中产生的少数载流子。在双阱工艺中,N阱接触环本身就能阻挡衬底中的少数载流子(空穴)进入N阱。  3隔离结构  通常指浅沟槽隔离或深沟槽隔离。它在物理上分隔保护环内外的区域,阻止表面漏电流路径,增加载流子从外部扩散进入保护区域的难度,是防止闩锁效应的关键物理屏障。  4连接线  通过通孔和金属层将衬底接触环和阱接触环连接到指定电位(VSS或VDD)。确保这些连接具有极低的电阻至关重要。  Guard Ring的核心作用  Guard Ring通过其物理结构实现多重关键保护功能:  1防止闩锁效应  这是Guard Ring最核心的作用。闩锁效应由芯片内部寄生的PNPN结构意外触发引发,可导致大电流、功能失效甚至芯片烧毁。Guard Ring通过提供低阻的阱和衬底接触,有效收集触发闩锁的寄生载流子,在其达到触发浓度前将其泄放。同时,隔离结构增加了载流子横向流动的阻力。它对包含NMOS和PMOS相邻放置的电路(如CMOS反相器、I/O驱动器)的保护尤为关键。  2抑制衬底噪声耦合  芯片上不同模块(尤其是数字模块与敏感的模拟/射频模块)工作时产生的噪声会通过公共硅衬底传播。连接到干净VSS的衬底接触环作为一个低阻抗的“汇”,能吸收和分流试图进入保护区域的衬底噪声电流,为被保护电路提供局部的“安静地”,显著降低噪声干扰。  3阻挡少数载流子注入  芯片某些区域(如开关状态的NMOS源/漏、反向偏置的PN结)可能向衬底注入少数载流子(电子或空穴)。这些载流子扩散到敏感区域(高阻节点、存储节点、精密基准源)会引发漏电流、电压偏移或数据错误。Guard Ring(尤其是反向偏置的阱接触环,如N阱环接VDD阻挡空穴)能收集这些扩散载流子,阻止其到达敏感区域。  4提高器件隔离度与可靠性  在需要高隔离度的应用(如RF电路、混合信号电路)中,Guard Ring有助于减少相邻器件间通过衬底的串扰。通过综合防止闩锁、减少噪声干扰和漏电流,Guard Ring显著提升了被保护电路的长期工作可靠性和稳定性。  设计与实现考量  Guard Ring的设计需结合具体工艺和电路需求:  必要性:为MOS器件提供衬底/阱电位(Bulk端)的Guard Ring是必不可少的。用于隔离噪声或防止Latch-up的Guard Ring则需评估实际需求(是否存在噪声源或对噪声敏感)。  结构选择:根据保护对象(PMOS/NMOS/DNW器件)选择对应的NWring、PSUBring或DNWring结构。其版图实现需严格遵循特定工艺的设计规则(Design Rule),例如有源区(AA/OD)与注入层(SP/PP/SN/NP)的包围关系、接触孔(CT/CONT)的尺寸和间距、金属层(M1)的连接等。  增强防护:有时会采用双层Guard Ring结构,以进一步降低阱/衬底的寄生电阻压降,增强隔离效果,更有效地降低Latch-up风险。  面积权衡:添加Guard Ring必然增加芯片面积。设计时必须在防护效果和成本(面积)之间进行仔细权衡。  Guard Ring是芯片版图设计中基础而关键的防护结构。其本质是通过在敏感电路周围精确构建阱接触环、衬底接触环和隔离结构,并将它们连接到合适的电源/地网络,共同形成一个高效的载流子收集阱和噪声隔离带。它从根本上防止了致命的闩锁效应,有效抑制了衬底噪声耦合,并阻挡了有害的少数载流子注入,从而极大提升了芯片的鲁棒性、性能和可靠性。
2025-10-30 14:49 reading:266
全球首款,我国芯片研制获重大突破!
  据《科技日报》报道,近日,清华大学电子工程系方璐教授团队在智能光子领域取得重大突破,成功研制出全球首款亚埃米级快照光谱成像芯片“玉衡”,标志着我国智能光子技术在高精度成像测量领域迈上新台阶。相关研究成果在线发表于学术期刊《自然》。  科研团队基于智能光子原理,创新提出可重构计算光学成像架构,将传统物理分光限制转化为光子调制与计算重建过程。通过挖掘随机干涉掩膜与铌酸锂材料的电光重构特性,团队实现高维光谱调制与高通量解调的协同计算,最终研制出“玉衡”芯片。“玉衡”光谱成像芯片概念图。图片来源:清华大学  “玉衡”芯片仅约2厘米×2厘米×0.5厘米,却可在400—1000纳米的宽光谱范围内,实现亚埃米级光谱分辨率、千万像素级空间分辨率的快照光谱成像,能在单次快照中同步获取全光谱与全空间信息,其快照光谱成像的分辨能力提升两个数量级,突破了光谱分辨率与成像通量无法兼得的长期瓶颈,为高分辨光谱成像开辟了新路径。  方璐表示,“玉衡”攻克了光谱成像系统的分辨率、效率与集成度难题,可广泛应用于机器智能、机载遥感、天文观测等领域,以天文观测为例,“玉衡”的快照式成像每秒可获取近万颗恒星的完整光谱,有望将银河系千亿颗恒星的光谱巡天周期从数千年缩短至十年以内,凭借微型化设计,它还可搭载于卫星,有望在数年内绘制出人类前所未有的宇宙光谱图景。
2025-10-16 14:25 reading:365
全球首款1.8纳米芯片发布!
  正在努力扭转艰难处境的老牌芯片厂英特尔,周四(10月9日)展示了即将亮相的新一代先进制程PC芯片,开始向苹果、高通、AMD、台积电等竞品发起反击。  公司发布的照片显示,今年3月履新的CEO陈立武站在亚利桑那工厂门口,捧着一块代号为Panther Lake的新一代酷睿处理器晶圆。这是首款采用英特尔18A工艺(18埃米,即1.8纳米)的芯片。  英特尔特别强调,18A工艺也代表着芯片行业两大创新技术的应用:全环绕栅极晶体管以及背面供电网络。与Intel 3相比,18A能够提供15%的频率提升,且晶体管密度提高1.3倍,或者在同等性能水平下降低25%的功耗。  据悉,新一代芯片与被称为“英特尔CPU能效巅峰之作”的Lunar Lake相比,相同功耗下性能提升50%。而在性能相同时,相较上一代Arrow Lake-H处理器功耗降低30%。  公司也在周四表示,除了个人电脑外,Panther Lake还将拓展至机器人在内的边缘应用领域。基于18A工艺的至强6+服务器处理器也将于2026年上半年发布。  英特尔世界首款 1.8nm 要点  1、世界首款:预览三代酷睿 Ultra(Panther Lake),首款 18A 制程客户端 SoC;  2、生产进展:Panther Lake 已投产,按计划推进,有望成热门 PC 平台;  3、服务器新品:首展至强 6+(Clearwater Forest),18A 制程,功耗性能大进;  4、核心制程:Intel 18A 是英特尔最先进半导体节点(1.8nm);  5、制造保障:亚利桑那 Fab 52 已运营,今年晚些时候 18A 量产,巩固领先。
2025-10-10 15:24 reading:338
芯片的分类以及IC设计的基本概念介绍
  什么是芯片?  “芯片”(Chip)是“集成电路”(Integrated Circuit, IC)的俗称,是一种微型化的电子器件。它将大量的晶体管、电阻、电容、电感等电子元器件以及它们之间的连接线路,通过半导体制造工艺(主要是光刻技术),集成在一块微小的半导体材料(通常是硅,Silicon)基片上,形成一个完整的、具有特定功能的电路系统。  ▌核心材料  硅(Silicon)。硅是一种半导体材料,其导电性介于导体和绝缘体之间,可以通过掺杂等方式精确控制其电学特性。  ▌制造过程  在晶圆(Wafer,即一大片圆形的硅片)上,通过复杂的光刻、刻蚀、离子注入、薄膜沉积等数百道工序,将电路图形一层一层地“雕刻”上去。  ▌最终形态  制造完成后,晶圆被切割成一个个独立的小方块,这就是裸芯片(Die)。裸芯片再经过封装(Package),加上引脚和保护外壳,就成为了我们通常看到的、可以焊接到电路板上的芯片。  ▌简单比喻  可以把芯片想象成一个“微型城市”。硅片是土地,晶体管是城市里的“开关”或“门卫”,负责处理信息(开/关,1/0);导线是城市的“道路”,连接各个区域;整个集成电路就是这个城市的“规划图”,规定了所有建筑(元器件)和道路(连接)的布局,使其能协同工作。  芯片的分类  ▌按功能分类  数字芯片 (Digital IC):  特点:处理离散的数字信号(0和1)。逻辑清晰,抗干扰能力强,易于大规模集成。  代表:  微处理器 (Microprocessor, MPU,GPU,CPU等)  计算机、手机等设备的“大脑”,执行指令和处理数据(如Intel CPU, Apple M系列芯片)。  微控制器 (Microcontroller, MCU)  集成了处理器、内存、I/O接口等功能的“单片机”,常用于嵌入式系统(如家电、汽车电子)。  存储器 (Memory)  用于存储数据和程序。  逻辑门电路/可编程逻辑器件 (PLD)  如FPGA(现场可编程门阵列)、CPLD(复杂可编程逻辑器件),用户可以自行编程实现特定逻辑功能。  RAM (随机存取存储器)  如DRAM(动态RAM,主内存)、SRAM(静态RAM,高速缓存),断电后数据丢失。  ROM (只读存储器)  如Flash(闪存,U盘、SSD、手机存储)、EEPROM,断电后数据不丢失。  模拟芯片 (Analog IC):  放大器 (Amplifier)  如运算放大器(Op-Amp),用于放大微弱信号。  电源管理芯片 (Power Management IC, PMIC)  负责电压转换(升压/降压)、稳压、充电管理、电源分配等(手机、电脑中常见)。  数据转换器 (Data Converter)  如ADC(模数转换器,将模拟信号转为数字信号)、DAC(数模转换器,将数字信号转为模拟信号)。  射频芯片 (RF IC)  处理高频无线信号,用于通信(如手机、Wi-Fi、蓝牙模块)。  特点:处理连续变化的模拟信号(如电压、电流、温度、声音)。设计难度高,对噪声和干扰敏感。  混合信号芯片 (Mixed-Signal IC):  特点:在同一芯片上同时集成了数字电路和模拟电路。现代芯片大多是混合信号芯片。  代表:很多传感器接口芯片、通信芯片(如基带处理器)、SoC(见下文)。  ▌按集成度分类  SSI (Small-Scale Integration, 小规模集成电路)  :集成几十个晶体管(如简单的逻辑门)。  MSI (Medium-Scale Integration, 中规模集成电路)  :集成几百个晶体管(如计数器、译码器)。  LSI (Large-Scale Integration, 大规模集成电路)  :集成几千到几万个晶体管(如早期的微处理器、存储器)。  VLSI (Very Large-Scale Integration, 超大规模集成电路)  :集成几十万到几百万个晶体管(现代大多数芯片都属于此范畴)。  ULSI (Ultra Large-Scale Integration, 特大规模集成电路)  :集成上千万甚至数十亿个晶体管(如现代高性能CPU、GPU)。  ▌按应用领域分类  通用芯片  设计用于广泛的应用场景,如CPU、GPU、标准存储器。  专用集成电路 (ASIC - Application-Specific Integrated Circuit)  为特定应用或客户定制设计的芯片,性能和功耗优化,但开发成本高。  系统级芯片 (SoC - System on Chip)  将一个完整系统的大部分甚至全部功能(如CPU、GPU、内存控制器、DSP、I/O接口、射频模块等)集成在单一芯片上。这是现代电子设备(尤其是移动设备)的核心,如手机的主控芯片(如高通骁龙、苹果A系列)。  IC设计的基本概念  IC设计是创造芯片的“蓝图”和“规划”的过程,是一个高度复杂、多学科交叉的工程。这里主要介绍数字IC的设计,分为两大阶段:  ▌前端设计 (Front-End Design)  专注于功能的定义、验证和逻辑实现。  规格定义 (Specification)  明确芯片需要实现的功能、性能指标(速度、功耗)、接口标准等。  架构设计 (Architecture Design)  设计芯片的整体结构,如采用何种处理器核心、总线结构、存储层次等。  RTL设计 (Register-Transfer Level Design):  使用硬件描述语言(HDL),如Verilog或VHDL,编写代码来描述芯片的行为和数据在寄存器之间流动的方式。这是前端设计的核心,将功能需求转化为可综合的逻辑描述。  功能验证 (Functional Verification):  通过仿真(Simulation)等手段,确保RTL代码在各种输入条件下都能正确实现预期功能。  这是设计过程中耗时最长、成本最高的环节之一,目标是“把错都找出来”。  逻辑综合 (Logic Synthesis):  使用EDA(Electronic Design Automation,电子设计自动化)工具,将RTL代码自动转换为由标准单元库(如与门、或门、触发器等)构成的门级网表(Netlist)。这个过程会考虑时序、面积和功耗的约束。  ▌后端设计 (Back-End Design)  专注于物理实现,将逻辑设计转化为可以在晶圆上制造的物理版图。  物理实现 (Physical Implementation):  布局 (Placement)  将门级网表中的所有标准单元在芯片版图上进行物理摆放。  布线 (Routing)  根据网表连接关系,在布局好的单元之间铺设金属导线。  静态时序分析 (Static Timing Analysis, STA)  在不进行仿真的情况下,分析电路中所有可能的时序路径,确保信号能在时钟周期内稳定传输,满足建立时间(Setup Time)和保持时间(Hold Time)的要求。  物理验证 (Physical Verification):  设计规则检查 (Design Rule Check, DRC)  确保版图符合晶圆厂的制造工艺规则(如最小线宽、最小间距)。  版图与电路图一致性检查 (Layout vs. Schematic, LVS)  确保最终的物理版图与原始的门级网表在电气连接上完全一致。  电气规则检查 (Electrical Rule Check, ERC)  检查版图中的电气连接是否正确(如避免悬空引脚)。  寄生参数提取 (Parasitic Extraction)  提取布线产生的寄生电阻、电容等参数,用于更精确的时序和功耗分析。  最终交付  生成符合晶圆厂要求的GDSII或OASIS格式的版图文件,交付给晶圆厂进行制造。
2025-10-10 09:59 reading:403
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