士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit

发布时间：2026-04-30 11:01
作者：AMEYA360
来源：士兰微
阅读量：2267

　　4月10日，2026 Open AI Infra Summit在北京举行。大会群英荟萃，来自行业的院士专家、领军企业共聚一堂，聚焦MW级算力系统以及GW级数据中心的核心热点议题，分享交流宝贵经验，共商算力集群部署的关键瓶颈，为AI算力发展贡献一份力量。

士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit

　　士兰微受邀出席本次峰会，士兰微电子系统应用专家胡豆豆发表以《算力引擎·功率领航 | 士兰微AI服务器电源全链功率半导体解决方案》为题的讲演，向与会的专家学者、友商、用户们分享了士兰微AI数据中心供电的全链路功率半导体解决方案。

士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit

士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit

　　针对当前50Vdc母线的AI数据中心的供电架构，士兰微提出了高度匹配的立体化产品矩阵：在前段高压的HVDC部分，士兰微提供业界领先的1200V、650V SiC MOSFET，助力高压高效转换;在PSU部分，士兰微针对5.5kW功率段推出的整套方案包含650V SiC MOSFET(料号为SCDP65R040NB2LB)、600V DPMOS(料号为SVSP60R022LBS5)、80V LVMOS(料号为SVGP081R8NL5-3HF)，该方案表现亮眼，已助力服务器电源客户实现97.5%效率，在LV IBC、VRM和热插拔等应用，士兰微推出各电压等级的低压MOSFET、宽SOA MOSFET、多相控制器、DrMOS、POL、eFuse方案。

　　而随着AI数据中心供电向800Vdc母线演进，针对SST应用、HV IBC应用，士兰微的配套功率器件方案包含2300V、1200V SiC MOSFET、各电压等级的低压MOSFET。以上覆盖各应用场景的功率器件解决方案构成了“从电网到核心”的完整方案链条，保障数据中心能源供应的高效稳定。

士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit

　　展望未来，AI日新月异，算力浪潮奔腾不息，士兰微将持续深耕数据中心供电领域，迭代推出更高性能的半导体集成电路产品与解决方案，与行业伙伴携手，共同为下一代算力基础设施提供强劲、高效、可靠的“芯”脏动力。

士兰微AI服务器电源全链功率半导体解决方案亮相2026 Open AI Infra Summit


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　　传统双电控的集成思路通常从结构入手：缩小低功率侧、合并底板、压缩端子间距。这种方法可以减少外形尺寸，却会挤占内部布线空间。当DBC上的铜路变细、换流回路变长，寄生电感随之上升。SiC器件开关速度较快，原本不算突出的布线差异会被放大为电压尖峰、动态不均流和栅极振荡。　　士兰微提出的SDualPAK方案没有继续压缩传统平面布局，而是采用的ZPAK的3D互联封装方案，将P1和P3的相位交错合封起来。前者控制杂感并提升芯片得房率，后者减少两套三相模块之间的重复结构。两种设计共同指向一个目标：在140×86 mm的底板上容纳两套三相逆变器，也就是说其SDualPAK双电控模块总尺寸可以做的小于一个MiniHPD的尺寸!　　01.简单“拼小”为什么会把杂感做大P1+P3双电控常见的做法是分别为两台电机配置功率模块。士兰微给出的参考方案中，MiniHPD与MiniPACK组合后的底板尺寸约为235×72 mm;如果使用两个ZPAK，总尺寸约为200×70 mm。两种方案都保留了相对独立的三相模块结构，因此底板、封装边界、DC连接和安装空间存在一定重复。　　进一步集成时，设计者往往会优先压缩功率较小的P1部分。问题在于，传统模块的DBC既用于放置芯片，也承担桥臂之间的功率布线。封装面积缩小后，芯片仍需占据基本空间，最先被压缩的就是铜路宽度和走线间距。这会直接改变换流回路的寄生参数。功率器件关断时，杂感会产生附加电压。SiC器件的(di/dt) 较高，即使寄生电感只增加几个纳亨，也可能产生明显的关断过冲。如果多个芯片并联，走线电感不一致还会导致栅源电压和开关时序出现偏差。一颗芯片先导通，另一颗后导通;关断时又可能出现相反的速度差异。电流分配失衡后，局部芯片会承受更高的电流和温度。也就是说，P1和P3简单拼成一个模块，为追求体积而压缩P1区域，容易使P1走线变细，最终形成较大的杂感。问题的根源不在于能否把六个半桥放进去，而在于缩小之后如何保留合理的功率回路。ZPAK的处理方法是把一部分主功率走线从DBC平面转移到封装上方。在HPD或MiniHPD等常规模块中，DBC既要承载芯片，又要完成DC正负极、上下桥和交流输出之间的连接。芯片周围因此需要预留较大面积用于铜路和端子过渡。士兰微将这种面积称为DBC的“走线占用”。ZPAK利用内部Clip和外围铜排完成功率连接。电流可以从芯片上方引出，不必全部沿DBC横向绕行。DBC由此腾出更多面积放置芯片，主功率路径也能保持较短、较宽。士兰微给出的比较数据显示，ZPAK的芯片可用面积占DBC面积的比例约为70%，HPD约为40%。其功率密度相较MiniHPD提高约60%，相较HPD提高约65%。　　3D走线也为低杂感设计提供了条件。ZPAK的外围母排与内部Clip可以形成叠层结构，使换流电流的去程和回程彼此靠近。两条路径中的电流方向相反，其磁场能够部分抵消，从而降低回路等效电感。士兰微展示的ZPAK参考系统杂感约为10至12 nH，实测结果为12.3 nH;作为对比，普通TPAK系统的杂感约为22 nH。在其展示的测试条件下，较低杂感可使IGBT动态损耗降低约28%。同时，ZPAK系统的DC铜排尺寸比TPAK方案减少约50%。这些数据证明了ZPAK平台控制杂感的潜力，但不能直接视为SDualPAK整机的测试结果。双电控方案加入了共母线、电容和更密集的端子结构，最终杂感仍取决于完整系统的连接方式。02.P1与P3交错合封，重新组织六个半桥SDualPAK的第二项关键设计，是按照相位重组P1和P3的六个半桥。传统双电控通常把P1的三个半桥放在一个三相模块中，再把P3的三个半桥放在另一个模块中。SDualPAK改用三只双半桥模块。每只模块同时容纳P1的一相和P3的一相，排列方式分别为P1-U与P3-U、P1-V与P3-V、P1-W与P3-W。　　其“P1&P3交错合封”指的是物理封装和端子排列。与PWM交错控制无关。模块的交流端子依次形成P1-U、P3-U、P1-V、P3-V、P1-W、P3-W，两套三相输出在空间上交替出现。士兰微给出了两种主要的桥臂分组方式。一种方式让同一套逆变器使用连续分布的三个半桥;另一种方式让P1使用三只模块中的第一半桥，P3使用三只模块中的第二半桥。这种布局减少了两只独立三相模块之间重复的封装边界、安装空间和DC侧结构。SDualPAK底板尺寸由两只ZPAK的200×70 mm缩小到140×86 mm，也小于一只143.5×117 mm的MiniHPD。　　“尺寸再减小约40%”需要结合比较口径理解。140 mm相较235 mm确实缩短约40.4%，相较两只ZPAK的200 mm缩短30%。如果按底板面积计算，SDualPAK相较235×72 mm方案缩小约28.8%，相较200×70 mm方案缩小约14%。士兰微并没有给出厚度，因而暂时无法证明模块总体积缩小40%。SDualPAK的尺寸收益主要来自结构重组，杂感控制则依赖ZPAK的3D走线。交错合封消除重复空间，Clip和叠层母排避免压缩空间后出现细长功率路径。两种设计缺一不可。　　03.模块本体变小后，系统设计成为新的瓶颈SDualPAK把两套三相逆变器压缩到140×86 mm，但驱动、电容和采样电路不会同步缩小。士兰微在2026xEV论坛演讲中列出了四项系统设计难点。　　第一项是驱动电路。六个半桥包含12个功率开关位置，需要布置相应的驱动IC和隔离电源。当前ZPAK方案中，每颗芯片及隔离电源约占21×24 mm的板面积。模块缩小之后，驱动板可能比功率模块更难布置，还要满足相间爬电距离和抗干扰要求。　　第二项是DC-link电容。P1和P3共用直流母线后，电容不能简单按照两套独立逆变器的容值相加。两台电机在不同工况下可能分别处于驱动或发电状态，母线纹波存在叠加或抵消的可能。工程团队需要根据复合工况重新定义纹波电流、容值和热负荷。　　第三项是六相电流采样。两套三相逆变器需要六路交流电流检测。MLX无磁芯方案单个仍需占用约30 mm板宽，采样结构很可能削弱功率模块带来的尺寸收益。　　第四项是交流铜排。P1和P3端子按照相位交错排列，必须分别连接到两台电机的三相绕组。士兰微认为可以让一套铜排向上、另一套向下，连接本身并非无法解决，但铜排层叠、绝缘距离和装配工艺仍需与整机结构协同设计。　　除此之外，量产项目还要验证两套逆变器之间的热耦合、共母线故障传播、EMC和保护策略。三只双半桥模块共用紧凑底板后，任何一处局部失效都可能影响另一套电机控制，故障隔离的重要性高于两只独立模块方案。　　按照士兰微披露的进度，SDualPAK仍处于Pre-A样件开发阶段，面向2027年以后的项目。现有资料能够说明它的结构逻辑，也能证明ZPAK平台具备低杂感能力，但尚不足以判断整套双电控的量产成本与可靠性。　　总结　　SDualPAK最值得关注的地方，是它改变了双电控功率级的组织方式。六个半桥不再按两台电机分成两个封装，而是按U、V、W三相重新配对。这样的结构为双电控释放了尺寸空间，ZPAK的3D走线则补上电气性能这一环。下一阶段的竞争不会只发生在功率模块内部，而会转移到驱动、电容、采样和保护系统能否跟上这块140×86 mm的功率核心。
2026-07-29 09:19 阅读量：268
士兰微电子获颁工信部人形机器人与具身智能标委会三项工作组成员证书
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士兰微电子获颁工信部人形机器人与具身智能标委会三项工作组成员证书

　　7月15日，工业和信息化部人形机器人与具身智能标准化技术委员会(MIIT/TC8)2026年度全体会议暨“标准周”活动在浙江绍兴开幕，士兰微电子作为MIIT/TC8成员单位受邀出席本次会议，并获颁标委会三项工作组成员证书。今年3月，士兰微电子正式成为标委会工作组成员，同步加入WG1总体工作组、WG2肢体与部组件工作组、WG6安全工作组，在标准制定、产品验证、技术突破等多维度全面参与人形机器人与具身智能产业标准体系建设。公司人形机器人产品专家、系统应用专家、功能安全专家、创新应用标准化核心专家出席本次活动。　　三大工作组，深度参与　　在WG1总体工作组，士兰微电子已围绕元器件名称、功能及应用等内容，为行业标准《人形机器人术语》提交建议，助力行业术语统一和规范应用。　　在WG2肢体与部组件工作组，士兰微电子结合自身技术与产品布局，选报参与CC感知模组、CD执行模组、CE通信模组、CG芯片模组和CH能源模组等方向的标准化工作，为人形机器人核心部组件的规范化和产业化贡献专业力量。　　在WG6安全工作组，士兰微电子选派具备功能安全专业背景、长期从事人形机器人MCU相关工作的功能安全专家参与安全标准研讨，持续跟踪整机安全、功能安全及未来芯片级安全要求的发展趋势。　　标准·产品·技术，三位一体　　依托IDM模式与齐全的技术门类，士兰微电子在功率半导体、MCU、MEMS传感器、模拟芯片及驱动器件等核心产品线上均具备深厚的量产能力，产品矩阵覆盖人形机器人从感知识别到执行落地的关键环节。士兰微电子的半导体产品目前也已在多家头部机器人企业的量产产品中批量应用。作为MIIT/TC8三大工作组成员，公司将从人形机器人芯片与元器件视角为标准框架提供专业参考，依托在半导体领域深厚的技术积累与制造优势，将制造实践中的技术边界与安全要求反哺标准研制，牵头领域内的元器件级标准，开发适配标准规范的半导体产品，并为标准规范的制定提供测试资源。　　未来，士兰微电子也将充分发挥标准制定、产线验证方面的经验与资源，以标准引领创新，以安全护航产业，推动标准从“框架先行”走向“技术扎根”，为人形机器人与具身智能产业安全、健康、高质量发展贡献士兰力量。
2026-07-16 13:55 阅读量：374
重磅发布|士兰微电子推出国产首款Grade 0 ASIL-D高功能安全等级车规三相预驱芯片 SZ9310
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重磅发布|士兰微电子推出国产首款Grade 0 ASIL-D高功能安全等级车规三相预驱芯片 SZ9310

　　Part 01　　产品概述　　士兰微电子正式推出SZ9310三半桥低压电机栅极驱动芯片，系国内首款同时取得德国莱茵TÜV ISO26262 ASIL-D最高功能安全认证与AEC-Q100 Grade 0最高温区车规可靠性认证的车身预驱芯片。凭借全栈自研核心技术，该产品解决国内高功能安全等级车身驱动芯片供给缺口，打通高端车载预驱芯片国产化替代关键环节。　　硬件架构上，SZ9310支持三路半桥拓扑，可驱动6颗外置功率NMOS;芯片集成全覆盖硬件诊断电路与分层故障保护逻辑，满足整车ASIL-D系统安全设计需求，适配电动助力转向EPS、整车制动系统等功能安全关键部件，满足车载极端工况下高可靠、高稳定运行需求。　　士兰微电子为SZ9310配套交付全套标准化FMEDA安全分析文档，能够显著降低客户整车功能安全认证工作量，缩短项目研发与量产导入周期;同时该芯片可优化车载电控整机BOM成本、提升系统安全冗余，加速高等级国产功能安全芯片规模化装车应用。　　立足汽车电子核心领域，士兰微电子坚持自主研发迭代，持续输出高性能、高合规车规级芯片。公司高功能安全产品线布局稳步推进，即将陆续推出多款ISO26262 ASIL-B/D等级器件，包含SZ9310配套PMIC、车载eFuse、车身IMU姿态传感器等多品类芯片，打造完整国产高安全车载芯片解决方案，为国内汽车电子产业链高质量发展提供核心支撑。　　Part 02　　SZ9310产品特点　　AEC-Q100认证，Grade 0： -40°C~150°C　　输入电压范围：5.5V~50V　　NMOS功率桥自举栅极驱动　　具有可调死区时间的交叉开关保护　　栅极驱动电压电流可配置　　集成3路电流采样放大器，放大器增益和失调可配置，失调大小通过管脚输出　　多种可配置诊断功能及诊断验证功能　　Part 03　　SZ9310应用框图　　Part 04　　SZ9310封装图　　Part 05　　应用场景　　SZ9310芯片在EPS中的系统应用　　SZ9310芯片在制动系统中的应用　　Part 06　　功能安全证书(德国莱茵TÜV 认证)
2026-07-09 10:13 阅读量：513
国产eFuse登上2026 Intel DCDC大会舞台，士兰微48V 30A大电流智能eFuse来了！
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国产eFuse登上2026 Intel DCDC大会舞台，士兰微48V 30A大电流智能eFuse来了！

　　AI 算力爆发，48V 高压直流配电已成数据中心、AI 服务器、工业电源主流架构，大电流、高可靠、智能化电源保护器件缺口持续扩大。围绕48V 母线高密度配电、高电流热插拔、系统安全冗余、整机能效提升这四大核心需求，48V 大电流 eFuse 是当下算力电源最刚需核心器件之一。　　2026 Intel DCDC大会现场，作为国内 IDM 功率半导体龙头士兰微电子携全新自研48V 30A 大电流集成 eFuse正式亮相，面向 AI 服务器推出国产化高性能智能保护方案，与全球一线电源厂商同台竞技，补齐国产 48V 大功率热插拔保护核心短板。　　士兰微自研48V 30A智能eFuse SDF1783，专为48V AI服务器供电系统优化，其技术亮点如下：　　输入电压支持8~80V(ABS 100V)，30A 连续电流;　　内置100V低导通电阻MOSFET;　　集成高精度IMON 监测;　　通过主动 SOA 保护或软启动控制浪涌电流;　　支持PMBus V1.3协议;　　集成芯片温度传感器;　　可编程保护：欠压(UV)、过压(OV)、过流(OC)、短路(SC)、过温(OT)、热关断(TSD)、FET 健康状态;　　集成黑匣子功能;　　高电流应用支持并联操作;　　QFN43 (7x7mm) 封装，符合intel封装定义;　　兼容 IPC2221B 和 IPC9592B 高压间距。　　48V 30A智能eFuse SDF1783作为当前AI服务器48V供电系统的核心组件，该产品专为过流及其他电源故障防护而设计，确保从供电网络到核心设备的电力传输既可靠又高效，其核心价值在于：　　高集成度，一颗芯片搞定保护链路——集成控制器、功率管、栅极驱动器及电流传感器等多个关键模块，显著减少外部元件数量，助力工程师在有限PCB空间内实现更紧凑的布局。　　大电流承载能力，30A满足AI服务器严苛需求——AI服务器板卡功耗持续攀升，对电源路径保护的电流能力要求越来越高。30A的承载能力，直击AI服务器高功率密度的核心痛点。　　全方位保护，确保系统高可靠性——提供可编程的过流、短路、过压、欠压、过热等多重保护机制，确保MOSFET在每个瞬态时刻都工作在SOA安全区内，保障AI服务器不间断运行。　　支持热插拔——允许系统在运行时安全连接或断开设备与DC总线，极大提高了AI服务器的可维护性。
2026-07-06 11:05 阅读量：524
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