通信测试仪表的射频骨架：芯动神州TRX9361在通用SDR平台中的实战要点

　　我们要做一个能同时支持信号发生和信号分析的硬件平台，带宽要30MHz以上，频段覆盖到6GHz，FPGA侧要能跑自定义调制解调和脉冲压缩算法。这是通信测试仪表研发团队最常见的复合需求——一颗芯片要能同时扮演"任意波形发生器"和"矢量信号分析仪"，FPGA要可二次开发，整机要在实验室与产线两种场景都站得住脚。把这条需求落到硬件上，第一颗要选的就是射频前端的捷变收发器。芯动神州TRX9361集成了12位ADC/DAC、双通道射频前端与小数N分频频率合成器，频段覆盖70MHz至6.0GHz，通道带宽从<200kHz到56MHz连续可调。一颗芯片即可承担仪表前端从RF到基带的全部转换工作，FPGA侧专注于数字信号处理与协议实现。

　　一、系统架构：收发链路在仪表中如何装配

　　TRX9361采用直接变频(零中频)架构。接收侧由低噪声放大器(LNA)、相内(I)与正交(Q)混频器将RF信号直接搬移至基带，再经频带整形滤波、ADC、抽取滤波与128抽头FIR完成数字化;发射侧为对称的反向链路。

　　接收链路(信号分析路径)

　　天线/被测件→TRX9361接收通道(LNA→直接下变频→整形滤波→ADC→抽取/FIR)→I/Q基带数据→FPGA信号处理(频谱/解调分析)

　　发射链路(信号发生路径)

　　基带I/Q数据→FPGA调制/脉冲成型→TRX9361发射通道(FIR→插值滤波→DAC→上变频→输出驱动)→被测件/天线

　　链路节点的关键职责：

　　TRX9361接收通道：仪表前端的物理边界。800MHz频段噪声系数为2dB，最大增益74.5dB(800MHz条件)，增益步进1dB;2.4GHz频段噪声系数为3dB;5.5GHz频段噪声系数为3.8dB。模拟AGC先做粗调，给FPGA侧的精调留出足够的动态范围。

　　ADC/DAC：12位分辨率，芯片内部已完成抽取滤波与FIR调理，FPGA

　　直接获得数字化I/Q基带信号，无需再做正交下变频。

　　频率合成器：最大LO步长2.4Hz，配合小数N分频结构，频点精度足以

　　满足仪表对载波分辨率的要求。多器件同步能力在多通道相干测试场景

　　下尤为关键。

　　数字信号处理：留给二次开发的核心空间——抽取/滤波、同步、解调、脉冲压缩、CFAR检测，FPGA资源规划与时序约束是另一个工程重点。

　　与该场景直接相关的核心参数:

　　二、FPGA侧的落地衔接

　　数据接口配置

　　TRX9361数字接口支持CMOS与LVDS两种电平标准。CMOS模式支持单数据率(SDR)与双数据率(DDR)时序，调试门槛低，适用于带宽要求较低的场景;LVDS为差分双沿(DDR)接口，抗干扰能力与信号完整性更优。宽带矢量信号分析(如40~56MHz带宽)及大动态范围测试，推荐走高速LVDS(DDR)模式以保证时序裕量。

　　SPI 配置路径

　　TRX9361通过SPI接口进行寄存器配置，官方参考时序与寄存器映射与业界主流9361方案兼容。开源驱动(no-OS、libiio)可直接复用，二次开发的工作量集中在FPGA算法层。

　　多器件同步

　　仪表做MIMO分析、相干测向或分布式采集时，多颗TRX9361在同一参考时钟下保持相位相干，是同源参考时钟与多器件同步机制共同保证的工程能力。

　　三、调试方法：上板之后的实战流程

　　第一步：单音验证(最基础的基准)

　　先用信号源输出一个单音(如2.4GHz、−30dBm)，接收端看频谱。

　　验证：

　　本振(LO)频点是否正确，接收信号是否落在预期频点

　　直流失调(DC Offset)是否校正到位，基带频谱中心无异常凸起

　　I/Q 正交是否平衡，无本振泄漏与镜像边带

　　底噪是否正常，无杂散(spurs)

　　第二步：发射自环(验证调制链路)

　　TRX9361同一颗芯片提供TX与RX通道，从TX输出经30~40dB衰减器回到RX输入，可形成整机自环，排除无线信道的不确定性。

　　验证：

　　端到端EVM：自环无多径衰落下，应接近芯片TXEVM(≤−40dB)对应的水平，并满足LTE/Wi-Fi高阶调制(64QAM/256QAM)的EVM要求

　　频谱模板(是否符合目标标准)

　　第三步：I/Q正交平衡(矢量仪表绕不开的一环)

　　矢量测试仪表对I/Q正交误差与本振(LO)泄漏极为敏感——这两个指标直接决定镜像抑制与载波馈通抑制能力。TRX9361在收发两端均集成正交校正与直流失调校正功能，配合上电自校准流程可自动完成校正。调试时应在每个工作频点与增益档位下确认校准完成，并实测镜像抑制度，确保校正覆盖实际工作窗口。

　　第四步：跨时钟域

　　TRX9361的ADC/DAC数据通常跑在用户时钟域，FPGA内部处理可能跑在150MHz或200MHz。这是两个独立的时钟域，工程中CDC问题占SDR调试总时间的相当比例。

　　四、生态兼容与平滑迁移

　　TRX9361的寄存器架构、接口规范与封装形式与业界主流9361方案高度兼容，现有成熟软硬件资产可快速复用：

　　原理图层：封装兼容，电源、参考时钟、数字接口引脚一致;

　　寄存器层：地址与字段定义一致，SPI初始化序列可直接移植;

　　驱动层：no-OS、libiio等开源驱动可原位使用;

　　算法层：FPGA侧的定点化、FIR、FFT、调制解调、CDC设计无需修改。

　　迁移的工作量集中在验证而非重设计。对已经在用主流9361方案的工程团队而言，TRX9361是从国外器件到本土供应链的平滑路径，本土FAE团队可在原理图评审、时序核查、量产导入环节提供全流程支持。通信测试仪表的硬件骨架，往往就压在射频前端那一颗芯片的选型上。一颗集成度高、参数扎实、迁移便利的捷变收发器，把研发团队从模拟电路调试中解放出来，让精力集中在数字信号处理与协议实现上。