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杭晶电子丨邀请函泰国NEPCON元器件展连接东盟·智造未来

展会时间：2026年6月17日-20日(周三至周六)　　展会地点：BITEC, Bangkok　　展会概述：　　NEPCON Thailand 是东盟规模最大、最专业的国际电子制造展，由励展博览集团主办，涵盖SMT设备、PCB制造、电子元器件、自动化设备等全产业链。2026年展会预计将汇聚全球450余个国际品牌，吸引超过13,000位专业买家。泰国作为全球最大HDD生产基地及电子电器制造中心，市场需求旺盛。　　苏州杭晶电子诚邀各位客户与伙伴届时莅临 0A13展位，与我们共同探索石英频率元件在东南亚电子制造领域的应用前景，携手把握东盟市场新机遇!　　与我们共探电子制造未来!

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杭晶电子

发布时间：2026-06-16 09:55 阅读量：304 继续阅读>>

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上海永铭丨PCB空间极度受限？永铭φ7/φ12/φ13/φ14.5mm非常规直径铝电解电容——无需改板，兼顾高纹波、长寿命与低成本

　　当小型化设计卡在了电容尺寸上　　当前，工业控制、车载设备、消费类电源等产品设计，普遍追求更高功率密度与更小体积，这要求内部元器件也必须同步小型化。然而，当标准尺寸的电容无法适配时，研发团队往往陷入困境。　　对客户而言，一次尺寸“卡壳”可能意味着：改板流片多花数万元研发成本，延期上市错失销售良机，或因产品体积过大而丧失价格竞争力。昂贵的从来不是那几元钱的电容，而是研发改模的投入、丢失订单的损失，以及找小厂定制非标品带来的返修风险。　　01 小型化趋势下，电容尺寸成了卡脖子的问题　　产品小型化是所有行业的共同趋势，超薄电源适配器、车载OBC(车载充电机)、紧凑型电源等产品，PCB 空间被极度压缩，常规标准电容尺寸(如φ6.3/φ8/φ10/φ12.5mm)往往无法适配预留位置，传统方案普遍存在各种难以解决的问题：　　1、调整适配PCB的电容：需要重新改版流片，拉长研发周期，增加改模成本，甚至错过产品上市窗口，给企业带来直接订单损失;　　2、改用固态/聚合物电容替代：尺寸可以满足要求，但成本比液态铝电解高30% 以上，给整机带来难以承受的成本压力;　　3、找小众厂商定制非标尺寸：多数小厂没有成熟的非标量产工艺，电容一致性差，纹波电流能力达不到设计要求，批量应用容易出现早期失效，后期返修成本居高不下，还影响品牌口碑。　　问题的本质在于：物理空间限制要求更小直径，电气性能要求在有限直径内保持足够容量、耐压与低ESR(等效串联电阻)，常规量产工艺无法实现小直径下的性能平衡。　　02 永铭解决方案：用技术，减少损失、创造收益　　针对PCB空间极度紧凑的设计场景，永铭通过三项核心技术，针对性解决小直径下的尺寸与性能平衡问题，特别推出φ7/φ12/φ13/φ14.5 mm非常规直径的液态铝电解电容，帮助客户无需修改PCB设计、不增加额外成本，轻松解决尺寸适配的难题。　　上述非常规直径规格已全面导入永铭LKM、LKG、LKF、KCM系列，从低压到高压全场景覆盖，适配各类客户的设计需求。　　【部分优势规格推荐】　　03 应用效果验证：数据说明价值　　该直径产品已在多个超薄电源等项目中批量应用，验证结果如下：　　尺寸适配：成功嵌入客户预留的狭小空间，无需更改 PCB 布局即可完成整机装配，帮助客户顺利推出符合设计要求的小型化产品;　　寿命验证：据公开测试数据，在105℃环境下，负载寿命达到行业最高标准，满足工业、车载场景的长期使用要求;　　性能对比：φ7/φ12/φ13/φ14.5mm 等规格产品，同等电压下纹波电流承受能力比常规电容提升15%以上，温升控制表现更优。　　04 为什么更多的人选择比常规尺寸贵的非标电容　　很多客户会问：非标电容是不是比标准品贵?其实算一笔全生命周期的账，结论就很清晰：　　非标电容单价比标准品仅高几毛钱，可以避免了几万元的PCB改模费用，节省了延期上市带来的订单损失，比更换固态/聚合物电容节省30%以上的物料成本;稳定的量产工艺保障产品一致性，降低批量失效的返修风险，减少售后成本。　　对于客户而言，我们卖的不只是一颗非标尺寸的电容，而是一次几元钱的投入，帮助你抓住小型化产品的市场机会，避免潜在的大额损失，全生命周期成本(TCO)反而更低。　　05 场景化Q&A　　Q1：PCB空间有限，标准尺寸电容装不下，有什么合适的电容解决方案?　　A：永铭 LKM/LKG 等系列φ7/φ12/φ13/φ14.5mm 非常规直径液态铝电解，可直接适配预留空间，同时满足纹波电流和寿命要求，无需改板即可使用。　　Q2：永铭的非标电容最小起订量高吗?交货周期稳定吗?　　A：永铭具备稳定的非标尺寸量产能力，交货周期与常规标准品基本一致，针对不同应用场景提供灵活的起订量方案，保障客户供应链稳定。　　Q3：和常规小直径电容相比，非标准直径的电容会不会在纹波电流、寿命方面性能缩水?　　A：永铭非标直径电容(φ7/φ12/φ13/φ14.5mm)通过强化电解液配方和优化电极箔腐蚀工艺，在缩小直径的同时保障电气性能，据公开测试数据，同等电压下纹波电流承受能力比常规竞品提升 15% 以上，105℃环境寿命满足行业最高标准。　　结语　　永铭非常规尺寸小直径(φ7/φ12/φ13/φ14.5mm)液态铝电解电容，解决的不只是电容尺寸装不下的问题，更是帮助客户缩短研发周期、降低综合成本、抓住小型化市场机会的完整解决方案。帮助客户在紧凑空间内实现性能与成本的平衡，获得更低的全生命周期成本、更高的产品可靠性，以及更具竞争力的小型化产品优势。　　如果您当前的设计正遇到电容尺寸不适配，市面上又找不到更小直径的电容，欢迎联系永铭官网客服(www.ymin.com)，索取规格书或申请样品，永铭FAE团队将为您提供针对性的选型支持。

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发布时间：2026-06-15 09:51 阅读量：298 继续阅读>>

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直击PCIM Europe 2026｜维安产品方案全揭秘

　　前言　　作为全球最大的功率半导体展会， PCIM Europe 2026 (德国纽伦堡电力电子系统及元器件展览会)于当地时间6月9日至11日在德国纽伦堡展览中心拉开帷幕。本届展会覆盖从半导体材料到能源管理系统的全链条，聚焦行业对功率密度和信号频率的升级需求。　　维安(WAYON)如约登陆德国纽伦堡参展，携电路保护&功率控制两大板块全系列产品及解决方案亮相。其中，多款产品及配套方案紧贴AI应用需求，专为AI服务器、数据中心等基础设施提供高可靠支持，携手全球伙伴共拓算力产业新机遇。　　1　　两大产品板块，　　深度适配算力、储能、　　工业与汽车场景　　本次展会，维安集中展示迭代升级的核心产品，产品具备小型化、高可靠、低损耗等特性，可全面满足终端设备在系统保护和高功率密度等方面的严苛需求。　　电路保护　　精准分级防护，　　为终端设备构筑安全基石　　车规级直流电机保护器件(GP/LA/LP型)、TVS、ESD、PPTC、E-Fuse、智能熔断器等系列产品，具备过压保护、过流保护、短路保护、浪涌抑制、故障自恢复及精准熔断等核心防护能力，可广泛为汽车、数据中心、供配电系统及储能系统构建从端口到核心电路的全方面安全屏障。　　功率控制　　高功率密度设计，升级效率上限;　　集成化创新，赋能系统价值跃升　　涵盖 C4 代超结 MOSFET、超薄高功率密度 MOSFET、1000V 超高压 MOSFET，依托先进工艺实现高耐压、低内阻、高功率密度，充分满足大功率供电设备的高效运行需求，有效提升整机能效。混合信号IC产品同步展出，支持灵活定制化开发服务。智能保护IC、电源管理IC、信号链IC等产品，以高集成、低功耗、强抗干扰等特性，适配各类供配电系统及智能监控模块，兼顾标准化应用与深度定制需求。　　2　　聚焦 AI & 数据中心定制化解决方案　　面向 AI 产业与大型数据中心，我们推出整套电力电子配套方案：　　数据中心供电　　器件组合满足机房大功率、7×24 小时连续运行需求，低能耗、强稳定。　　AI 服务器 & 算力设备　　采用小型化高性能产品，适配高密度算力硬件，助力设备高效运行。　　机房智能管控　　电源+信号管理芯片，助力机房配电、监控系统智能化升级。　　AI服务器典型结构　　3　　相约纽伦堡，共启合作新篇　　PCIM Europe是连接全球功率电子产业的核心桥梁，也是国产自主产品走向世界的重要窗口。展会期间，维安(WAYON)展台吸引了众多海内外专业观众驻足交流。大家尤其关注我们面向三大领域的整体配套方案。　　在AI领域，小型化器件在高密度算力场景下的散热与效率表现、7x24小时连续运行的可靠性验证数据;在新能源领域，光伏逆变、储能系统中功率转换效率与长期稳定性;在汽车电子领域，车规级产品耐高温、抗震动性及功能安全认证进展…现场技术团队与来访客户面对面探讨了实际应用痛点，分享国产化创新经验，并就功率电子的高频化、集成化、车规级趋势交换了看法。　　未来，维安(WAYON)将继续以技术创新为驱动，依托稳定可靠的交付能力、持续迭代的产品与定制化服务，携手全球行业同仁，共探功率电子趋势，对接多元化合作需求，持续为全球客户创造价值。

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发布时间：2026-06-12 09:55 阅读量：486 继续阅读>>

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芯跃未来 | 核芯互联 CLG21012 重磅发布国产高性能时钟发生器全面兼容 PCIe 7.0

　　在数据中心、AI 算力集群、高端服务器对时钟精度要求日益严苛的今天，核芯互联正式推出新一代高性能可编程时钟发生器——CLG21012。该产品 Pin-to-Pin 兼容业界标杆 Renesas RC21012，并在核心性能指标上实现全面超越，率先实现 PCIe Gen7 时钟兼容性，为下一代高速互连基础设施提供强劲"芯"动力。　　一、产品定位：国产替代，性能跃升　　CLG21012 是一款 12 通道输出高性能可编程时钟发生器，频率覆盖 1kHz 至 650MHz，支持 LVDS、LP-HCSL、LVCMOS 等多种输出格式。产品面向高性能计算(HPC)、数据中心加速器、企业级存储、交换机与路由器等关键应用场景，旨在为国内通信与计算产业提供自主可控、性能卓越的时钟解决方案。　　更重要的是，CLG21012 与 Renesas RC21012 实现硬件级 Pin-to-Pin 兼容，用户无需修改 PCB 设计即可无缝替换，大大降低了国产导入的门槛和风险。　　二、核心突破：PCIe Gen7 就绪　　PCIe 7.0 作为下一代高速接口标准，对参考时钟的 RMS 相位抖动提出了极为严苛的要求——Common Clock 模式下需低于 67fs。这对时钟发生器的设计提出了前所未有的挑战。　　核芯互联 CLG21012 在展频(SSC)条件下实测 PCIe Gen7 抖动表现如下：　　实测数据显示，CLG21012 在最优配置下 PCIe Gen7 抖动低至 63.95fs，充分满足 PCIe 7.0 的 67fs 严苛要求，为下一代 128GT/s 高速互连奠定了坚实的时钟基础。　　三、性能实测：抖动降低最多 60%，功耗降低最多 57%　　核芯互联对 CLG21012 与 RC21012 进行了全面对标测试，覆盖多种晶振频率、输出格式和输出频率组合。测试结果令人振奋——CLG21012 在抖动性能和功耗控制上全面领先。　　3.1 LP-HCSL RMS 相位抖动对比(25MHz 晶振)　　3.2 LVDS RMS 相位抖动对比(25MHz 晶振)—— 新增测试　　最新测试报告新增了对 LVDS 输出格式的全频段抖动测试。CLG21012 在 LVDS 模式下同样展现出远超 RC21012 的低抖动性能：　　3.3 更多晶振选择，更低抖动表现　　CLG21012 支持 25MHz、39.0625MHz、50MHz、78.125MHz 等多种晶振输入频率，并在每种配置下均展现出优异的低抖动特性。以下为 LP-HCSL 模式下的实测数据：　　特别值得一提的是，CLG21012 在78.125MHz 晶振 X2 倍频模式下，156.25MHz 输出 RMS 抖动低至96.5fs，312.5MHz 输出低至82.8fs，均为业界顶尖水平，为高阶通信和计算应用提供了极致的时钟纯净度。　　3.4 输出波形实测　　CLG21012 在 LP-HCSL 和 LVDS 两种主要输出格式下均表现出极佳的信号完整性，边沿陡峭、过冲小、占空比精准。　　▲ LP-HCSL 100MHz 输出波形实测　　Vamp = 1.53V | Duty Cycle = 50.2%　　▲ LVDS 100MHz 输出波形实测　　Vamp = 826mV | Duty Cycle = 50.1%　　3.5 实测相噪曲线 —— CLG21012 vs RC21012 直观对比25MHz 晶振 | LP-HCSL 156.25MHz▲ CLG21012 — RMS Jitter: 154.4 fs　　▲ RC21012 — RMS Jitter: 364.6 fs　　25MHz 晶振 | LVDS 156.25MHz▲ CLG21012 — RMS Jitter: 156.1 fs　　▲ RC21012 — RMS Jitter: 361.9 fs　　从相噪曲线可以清晰看出，CLG21012(蓝色曲线)在整个频偏范围内均显著优于 RC21012，尤其是在 1kHz~1MHz 的关键频段内，相噪底更低、杂散更少，直接转化为更低的 RMS 抖动。　　不同晶振配置下 CLG21012 相噪表现　　▲ 50MHz 晶振 | LP-HCSL 156.25MHz — RMS Jitter: 127.7 fs▲ 78.125M X2 模式 | 156.25MHz — RMS Jitter: 96.5 fs　　▲ 78.125M X2 模式 | 312.5MHz — RMS Jitter: 82.8 fs　　3.6 功耗对比：核心功耗降低 57%　　在追求高性能的同时，CLG21012 在功耗控制上同样表现出色：　　核心功耗从 174mA 降至 74mA，降幅高达 57%。在大规模数据中心部署中，这意味着数以千计的服务器节点累计节省的功耗将极为可观，直接转化为运营成本的降低和碳排放的减少。　　四、SSC 展频功能实测　　PCIe 规范要求参考时钟支持展频(Spread Spectrum Clocking, SSC)以降低 EMI。CLG21012 支持中心展频和下展频两种模式，展频深度可编程。最新测试报告对 SSC 功能进行了全面验证：　　调制频率：31.5KHz / 33KHz 可选　　展频深度：-0.25% / -0.5% Down Spread　　频率精度：满足 PCIe Gen7 对展频时钟的精度要求　　▲ CLG21012 SSC 展频实测频谱(31.5KHz 调制 / -0.5% Down Spread)　　实测结果表明，CLG21012 的 SSC 功能各项参数均符合 PCIe 规范要求，可有效降低高速时钟带来的 EMI 干扰，同时保持优异的抖动性能。　　五、关键特性一览　　六、应用场景　　凭借卓越的低抖动性能和灵活的输出配置，CLG21012 可广泛应用于以下领域：　　高性能计算(HPC)——为多路 CPU/GPU 互联提供极低抖动的参考时钟，保障高速 SerDes 链路的信号完整性。　　数据中心与 AI 加速器——满足 PCIe Gen7 时钟要求，为 128GT/s 的 CXL 和 PCIe 互连提供可靠时钟源，降低误码率，提升训练效率。　　企业级存储——为 NVMe SSD 控制器、RAID 卡等提供高精度时钟，确保高速数据传输的稳定可靠。　　交换机与路由器——支持 100G/400G/800G 以太网 PHY 时钟需求，助力网络基础设施带宽升级。　　工业控制——宽温工作范围和 robust 设计确保在严苛工业环境下的长期稳定运行。　　七、国产替代，供应保障　　在全球半导体供应链波动的大背景下，核芯互联 CLG21012 的推出为国内通信设备厂商、服务器制造商和数据中心运营商提供了一个高性能、高可靠性的国产时钟解决方案。Pin-to-Pin 兼容设计确保了用户可以在不改动现有硬件平台的情况下快速完成导入验证，大幅缩短产品上市周期。　　同时，本土供应链的优势使得 CLG21012 在交货周期、技术支持和成本控制方面具备更强的竞争力，帮助客户在激烈的市场竞争中抢占先机。　　八、结语　　核芯互联 CLG21012 的发布，标志着国产高性能时钟发生器在技术上达到了国际领先水平。更低的抖动、更低的功耗、PCIe Gen7 就绪——这三大核心优势使其成为下一代高速计算与通信系统的理想时钟伙伴。　　我们诚邀各领域的合作伙伴联系核芯互联，获取 CLG21012 的详细技术资料和样品支持，共同开启高速互联的新篇章。

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发布时间：2026-06-09 13:35 阅读量：396 继续阅读>>

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泰晶科技丨藏在PCB里的杂散电容才是隐形杀手

　　做硬件开发的朋友大概率都遇到过这种糟心事：明明选了参数匹配的晶振，焊上板子却要么不起振，要么频率飘得离谱，换了好几个晶振都没用。其实很多时候，真不是晶振质量差，而是你忽略了PCB里无处不在的“隐形电容”——杂散电容。今天就来拆解这个藏在电路里的“捣蛋鬼”，聊聊它的来源、危害和驯服方法。　　01 什么是杂散电容?电路里的“天然寄生者”　　杂散电容(Cstray)是电路中完全无法避免的寄生参数，只要有导体、有距离、有介质，它就会悄悄形成。你可以把它理解成PCB上无数个看不见的小电容：走线和地平面之间、元器件引脚和焊盘之间、甚至两条相邻的导线之间，都会因为电场耦合产生电容效应。　　在常规PCB设计中，杂散电容的典型值在2pF到5pF之间，行业里通常默认用3pF作为初始估算值。但这个数值只是“理想情况”，实际项目中它很容易突破上限，变成影响电路稳定性的“定时炸弹”。　　02 负载电容的“骗局”：杂散电容是怎么拖晶振后腿的?　　用过无源晶振的朋友都知道， datasheet里会明确标注一个关键参数——负载电容CL，这是晶振能工作在标称频率下的核心条件。在最常用的Pierce振荡电路中，我们通常会在晶振两侧接两个对称的外接电容C1和C2，此时实际加载在晶振上的等效负载电容，可不是简单的C1和C2串联，还得加上杂散电容的“暗中掺和”。　　举个例子：如果晶振要求的负载电容是18pF，按3pF的杂散电容估算，我们会算出需要接30pF的外接电容。但如果实际杂散电容是5pF，那等效负载电容就会变成20pF，超出晶振的标称值，直接导致频率偏低，严重时甚至会让晶振无法起振。　　03 哪些情况会让杂散电容“超标”?　　杂散电容突破3pF其实是家常便饭，这些场景尤其要注意：　　1、MCU引脚的“隐藏属性”‌：很多MCU的IO引脚标称电容是2pF，但实际批量生产中，这个数值可能会涨到4pF到7pF，直接拉高了整个电路的杂散电容基数。　　2、走线越长，电容越大‌：晶振和MCU之间的走线每增加1cm，就可能带来0.2pF到1pF的额外电容。如果为了布线方便绕个大弯，杂散电容分分钟超标。　　3、多层板的“双面夹击”‌：在四层及以上的PCB中，晶振信号线如果紧贴地平面或电源层，就会形成类似平行板电容的结构，耦合效应会让杂散电容大幅增加。　　4、画蛇添足的设计‌：为了焊接方便把焊盘画得过大，或者把外接电容离晶振太远，都会进一步放大寄生效应，让杂散电容“越攒越多”。　　04 杂散电容的“杀伤力”：对无源和有源晶振区别对待　　杂散电容对不同类型的晶振，影响方式也完全不同：　　无源晶振：直接动摇“根本”‌：无源晶振的频率完全依赖外部负载电容，杂散电容会直接改变等效负载电容值，轻则导致频率偏移，重则让晶振无法满足起振条件，直接“罢工”。　　有源晶振：间接破坏“环境”‌：有源晶振自带振荡电路，杂散电容不会直接影响输出频率，但会干扰信号质量。比如让输出信号的抖动增大、上升沿变缓，甚至引入额外的噪声，长期下来会让系统稳定性下降，温度漂移也会变得更严重。　　05 驯服杂散电容：PCB设计阶段就该动手　　既然杂散电容无法消除，那我们就得想办法控制它。在PCB设计阶段做好这些细节，能有效把杂散电容控制在合理范围内：　　1、贴身布局‌：晶振要尽量靠近MCU的时钟引脚，能贴多近贴多近，最短路径走线，减少走线带来的分布电容。　　2、精简走线‌：晶振的时钟线要尽量短、尽量直，避免过孔，实在需要过孔也要尽量少打，每一个过孔都会增加额外的寄生电容。　　3、小焊盘，短引脚‌：在保证焊接可靠性的前提下，尽量缩小晶振和外接电容的焊盘尺寸，元器件引脚也尽量剪短，减少引脚和焊盘带来的寄生效应。　　4、合理参考地‌：给晶振信号线提供连续的地平面参考，但要避免信号线和地平面、电源层过于“亲密接触”，减少平行板电容效应。　　5、远离干扰源‌：晶振要远离DC-DC转换器、高频时钟电路等干扰源，这些模块的电磁辐射会和杂散电容叠加，进一步恶化信号质量。　　06 实战调试：从“估算”到“精准”　　实际项目中，我们很难直接测量杂散电容的准确值，通常的做法是“先估算，后验证，再微调”：　　1、先按3pF的经验值计算外接电容的初始值，焊上板子测试频率。　　2、如果发现频率偏低，说明实际杂散电容比3pF大，需要减小外接电容值;如果频率偏高，就增大外接电容值。　　3、反复微调，直到频率达到标称值。比如之前遇到过一个案例，晶振要求18pF负载电容，初始用了27pF的外接电容，结果频率偏低，判断杂散电容大概是5pF，换成22pF的电容后，频率就恢复正常了。　　精要提示　　总之，杂散电容是PCB设计中最容易被忽略，却又影响巨大的因素。下次再遇到晶振异常，别着急换晶振，先查查是不是杂散电容在“搞鬼”。从设计阶段就重视它，再通过调试精准控制，就能让晶振稳定工作在标称频率上，避免很多不必要的麻烦。

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发布时间：2026-06-05 15:05 阅读量：478 继续阅读>>

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罗姆参展PCIM Europe 2026 ~推动面向电动出行和工业领域的SiC功率技术发展~

　　中国上海，2026年6月2日——全球知名半导体制造商罗姆(总部位于日本京都市)今日宣布，将参展2026年PCIM欧洲展览会暨研讨会(PCIM Expo & Conference 2026)。该展会是全球电力电子、智能运动、可再生能源及能源管理领域的国际顶级盛会，将于2026年6月9日至11日在德国纽伦堡举办。　　今年，罗姆诚邀各位来宾莅临9号展厅的318号展位——与去年位于同一展厅，但位置不同。今年的展台设计焕然一新，展现出罗姆作为先进功率半导体供应商持续精进的发展态势。　　在2026年的PCIM欧洲展览会上，罗姆将展示其前沿功率半导体技术如何助力汽车、工业及基础设施应用提高效率、实现系统小型化并降低能量损耗。　　展位概览●　汽车电气化解决方案　　展示内容涵盖牵引逆变器、车载充电器、电池断路装置、电动汽车热管理系统以及面向下一代汽车的嵌入式技术。　　●　面向工业应用的高效电源技术　　展示适用于可再生能源系统、AI服务器、数据中心及工业电源领域的SiC(碳化硅)和GaN(氮化镓)解决方案。　　●　面向广泛应用的功率模块和元器件组合　　展示通过全球合作开发出的功率模块、分立器件及功率转换拓扑结构。　　更多信息请访问：www.rohm.com/pcim

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发布时间：2026-06-03 10:41 阅读量：600 继续阅读>>

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核芯互联丨国产PCIe 5.0线性重驱动器标杆之作核芯互联CLRD320与TI DS320PR810深度对比

　　在当前全球半导体供应链重构的大背景下，国产高性能信号调理芯片的技术突破与产业化进展备受关注。核芯互联(HexinHulian)推出的CLRD320八通道线性重驱动器，以对标TI DS320PR810的产品定位进入PCIe 5.0高端信号链路市场。本文将从电气性能、系统设计、应用场景等多个维度，对两款产品进行详尽的对比分析，为工程师及采购决策者提供客观、全面的技术参考。　　图1 | CLRD320八通道线性重驱动器功能架构图　　一、产品定位与技术架构　　PCIe 5.0标准将单通道数据传输速率提升至32GT/s，信号完整性(Signal Integrity)成为系统设计中最严峻的挑战之一。高频信号在PCB走线、连接器和线缆中传输时会遭受严重的插入损耗(Insertion Loss)，导致眼图闭合、误码率攀升。线性重驱动器(Linear Redriver)作为信号链路中的关键调理元件，通过连续时间线性均衡器(CTLE)对高频分量进行补偿，同时保持链路的线性特性，使下游接收端能够正确完成链路训练(Link Training)，是PCIe 5.0系统设计中不可或缺的信号完整性解决方案。　　核芯互联CLRD320是一款八通道多速率线性重驱动器，专为PCIe 5.0、CXL 2.0、UPI 2.0及速率高达32Gbps的其他高速接口设计。产品采用先进的模拟CMOS工艺，集成了双级连续时间线性均衡器与线性输出驱动器，每个通道独立运行。如上图所示，器件内部包含8路独立的信号通路，每路均配备双级CTLE和线性驱动器，同时集成了接收器检测、电源管理、SMBus/I2C接口、EEPROM控制器和数字核心等辅助功能模块，单路3.3V供电配合内部稳压器设计可有效抵抗板级电源噪声。　　TI DS320PR810作为该细分领域的先发产品，自2022年发布以来已被多家服务器和存储厂商广泛采用，是PCIe 5.0线性重驱动器的事实标杆。两款产品在引脚定义、封装尺寸和基本功能架构上保持了高度一致，均为5.5mm×10mm WQFN-64封装，支持Pin Mode、SMBus/I2C从机模式和EEPROM自加载三种配置方式。　　二、核心电气规格逐项对比　　2.1 高速信号性能参数　　技术解读：附加抖动是衡量重驱动器信号保真度的核心指标。CLRD320在附加随机抖动(70fs vs 75fs)和附加总抖动(1.3ps vs 1.5ps)两个关键参数上分别实现了约7%和13%的性能提升。在高密度服务器背板设计中，链路预算往往以毫分贝(mdB)和飞秒(fs)为单位进行精密计算，CLRD320更低的附加抖动意味着可为系统留下更大的抖动裕量(Jitter Margin)，对于需要通过严格PCIe 5.0兼容性认证的产品而言，这一优势具有实质性的工程价值。　　2.2 回波损耗与信号完整性　　技术解读：回波损耗直接反映器件端口的阻抗匹配质量。CLRD320在16GHz频段的输入差分回波损耗达到-10dB，优于DS320PR810的-9dB;更为显著的是输入共模回波损耗指标，CLRD320在2.5~16GHz全频段内实现了-10dB至-13dB的性能，相比DS320PR810的-6dB至-9dB有大幅提升。优秀的共模回波损耗意味着器件对共模噪声的抑制能力更强，在多通道并行传输的x16配置中可有效降低通道间串扰和共模噪声向差模的转换。　　2.3 功耗与电源特性　　技术解读：正常工作模式下两款产品的有功功耗处于同一水平。CLRD320的待机功耗相对较高(RX检测等待功耗180mW vs 166mW，差异极小)，在需要频繁进入低功耗状态的边缘计算场景中需纳入设计考量。但对于始终运行的数据中心服务器而言，待机功耗占比极小。CLRD320内部集成的高性能稳压器电源轨设计可有效抵抗板级电源噪声，确保均衡性能的一致性。　　2.4 可靠性与环境适应性　　三、系统设计与工程实现　　3.1 控制接口与配置灵活性　　CLRD320采用四级(4-Level)控制输入设计，通过1kΩ下拉、20kΩ下拉、浮空(Float)、1kΩ上拉四种状态实现配置。这种方案简化了外部电阻网络的设计复杂度，降低了BOM成本，对于仅需基础EQ配置的应用场景尤为友好。　　DS320PR810采用五级(5-Level)控制输入，通过1kΩ/8.25kΩ/24.9kΩ/75kΩ下拉及浮空实现五级状态。五级设计提供了更多的配置粒度，但同时也增加了外部电阻的选型复杂度和成本。其MODE引脚L3和L4状态保留为TI内部测试模式，用户实际可用的配置级别为L0/L1/L2加浮空。　　从工程实现角度看，CLRD320的四级控制输入方案在绝大多数服务器主板和加速卡应用中已完全够用，更简单的电阻配置降低了生产环节的贴片错误率，对大批量生产更为友好。　　3.2 PCIe链路训练兼容性　　两款产品均为协议无关(Protocol Agnostic)的线性重驱动器，这一设计哲学对PCIe 5.0系统至关重要。PCIe Gen3/4/5的链路训练协议要求Tx端发送10个Preset，Rx端通过7级CTLE和单抽头DFE寻找最优均衡组合。线性重驱动器不对信号进行非线性判决或再定时，而是将发射端Preset信号透明传递至接收端，使完整的端到端信道作为整体参与链路训练。　　CLRD320的线性数据路径在32Gbps速率下保持了700mVpp的交流线性度范围，完全满足PCIe 5.0 Tx端800-1200mVpp输出摆幅的线性传输要求。自动接收器检测功能的状态机符合PCIe规范要求，支持上电检测、PERST#信号触发检测等多种检测模式。　　3.3 配置时序与系统启动　　CLRD320在系统启动速度方面展现出明显优势：EEPROM加载时间缩短33%(5ms vs 7.5ms)，POR后首次SMBus访问时间缩短40%(30ms vs 50ms)。对于支持热插拔和需要快速枚举PCIe设备的服务器平台，更快的启动时序意味着更短的服务就绪时间和更高的系统可用性。　　四、典型应用场景深度分析　　4.1 服务器主板PCIe x16插槽信号延伸　　应用描述　　在机架式服务器和塔式服务器中，CPU Root Complex的PCIe x16信号需经过PCB走线、金手指连接器到达PCIe插槽。当走线距离超过PCIe 5.0规范建议的最大信道长度时，信号完整性会严重恶化。　　方案部署：在CPU与PCIe插槽之间各放置两颗CLRD320(Tx和Rx方向各一颗，共16通道)，可将有效信道延伸距离增加12-16英寸。低至70fs的附加抖动确保延伸后的链路仍能满足PCIe 5.0 Base Spec对总抖动的严格要求，为通过PCI-SIG兼容性认证提供充足的链路裕量。　　4.2 HPC与GPU集群互联　　应用描述　　GPU集群和超级计算节点中，多个GPU通过PCIe Switch或直连方式互联，PCB走线距离较长且经过背板连接器。CXL 2.0协议在内存扩展和缓存一致性互联中的应用对信号完整性提出了更高要求。　　方案部署：CLRD320支持PCIe 5.0和CXL 2.0双协议。在x16配置中，四颗CLRD320芯片即可实现全双工16通道信号调理。20ps超低偏差确保了x16链路中16条Lane的相位一致性，优异的共模回波损耗性能可有效抑制多通道并行传输时的共模噪声耦合。　　4.3 存储区域网络与NVMe背板　　应用描述　　企业级存储阵列和NVMe SSD背板中，控制器需通过10-20英寸背板走线连接多达24个U.2/U.3 NVMe SSD插槽，高频插入损耗可达20dB以上@16GHz。　　方案部署：CLRD320最大22dB的CTLE均衡能力完全覆盖此类应用场景的信道损耗预算。x24总线宽度的支持能力意味着三颗CLRD320即可覆盖24个NVMe SSD插槽。此外还支持SAS/SATA协议(激活缓冲模式)，可在同一硬件平台上灵活支持三种SSD形态，实现通用背板(Universal Backplane)设计。　　4.4 网络接口卡与硬件加速卡　　应用描述　　100G/200G/400G智能网卡(SmartNIC)和DPU通常采用PCIe 5.0 x16接口与主机CPU通信，板卡尺寸受限于FHHL/FHFL规格，PCB面积紧张。　　方案部署：5.5mm×10mm紧凑WQFN封装适合空间受限的加速卡设计。通过EEPROM自加载模式，网卡上电后自动完成配置，无需外部MCU参与。Pin Mode模式下仅需几颗电阻即可完成功能配置，进一步降低设计复杂度。低至100ps的传播延迟对时序敏感的网络加速应用影响极小。　　4.5 UPI 2.0处理器互联　　应用描述　　多路服务器(2P/4P/8P)中，CPU之间通过Intel UPI总线进行缓存一致性互联，UPI 2.0速率高达24GT/s，与PCIe 5.0处于同一信号速率量级。　　方案部署：CLRD320明确支持UPI 2.0协议，可在多路服务器主板中部署于CPU之间的UPI链路。激活缓冲模式下禁用PCIe接收器检测，配置为通用带均衡缓冲器，完美适配UPI等非PCIe协议的传输需求。　　五、核芯互联CLRD320核心竞争优势　　六、选型建议与技术决策指南　　对于正在评估PCIe 5.0线性重驱动器的系统设计师和采购决策者，以下场景化建议可供参考：　　优先选择CLRD320的场景：　　抖动敏感型设计：当链路预算紧张，需要通过PCI-SIG兼容性认证测试，或需要为长距离信道保留最大裕量时，CLRD320 70fs的附加抖动优势可转化为测试通过率的提升。　　高频段损耗为主的信道：当PCB材料Df值较高或信道中含有较多连接器导致高频段反射严重时，CLRD320更优的回波损耗性能可改善整体信号质量。　　国产替代/信创项目：在政府、金融、电信、能源等关键基础设施领域，有明确的国产化率要求或供应链安全考量时，CLRD320是可靠的国产替代方案。　　快速启动需求：对于支持热插拔、需要快速枚举PCIe设备的服务器和存储平台，CLRD320更快的EEPROM加载和SMBus就绪时间可优化系统启动体验。　　大批量成本敏感型应用：在年用量达数十万颗的大规模部署中，CLRD320的价格优势和简化的外围电路设计可带来可观的TCO降低。　　建议综合评估的场景：　　对待机功耗有极致要求的电池供电或边缘计算设备，需根据实际工作占空比计算总功耗影响。　　工作环境温度长期接近125°C以上的极端场景，需评估结温裕量。　　已有基于DS320PR810的成熟设计需要直接替代时，建议先进行SI仿真验证和兼容性测试，确保控制输入映射关系正确。　　七、总结与展望　　通过对核芯互联CLRD320与TI DS320PR810的深度技术对比，我们可以清晰地看到，国产PCIe 5.0线性重驱动器在核心技术指标上已达到甚至部分超越了国际标杆产品的水平。CLRD320在附加抖动、回波损耗、启动时序等关键性能参数上展现出明确的竞争优势，同时在供应链安全、技术支持响应速度和成本效益方面具备国产芯片的天然禀赋。　　PCIe 5.0生态正处于快速扩张期，从服务器、存储到AI加速、网络基础设施，32Gbps高速信号调理的市场需求将持续增长。核芯互联CLRD320作为国内该细分领域的领先产品，不仅为工程师提供了高性能的信号完整性解决方案，更为中国半导体产业链在高端接口芯片领域的自主可控增添了重要一环。　　对于正在规划或设计PCIe 5.0系统的工程师而言，CLRD320是一款值得认真评估的优秀选择。建议有需求的客户联系核芯互联获取评估板(EVB)、参考设计和SI仿真模型，通过实际测试验证其在目标应用场景中的表现。

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核芯互联

发布时间：2026-05-25 10:11 阅读量：537 继续阅读>>

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永铭SDF系列方形超级电容为AI服务器PCS提供毫秒级削峰填谷的解决方案

　　AI算力升级下PCS供电面临瞬态冲击新挑战　　随着AI大模型训练与推理需求爆发，AI服务器单GPU功耗已突破700W，集群负载侧毫秒级功率阶跃幅度可达数倍额定值，传统PCS(功率转换系统)供电架构依赖UPS/HVDC与主功率级按峰值冗余设计，导致系统体积、重量、热管理成本上升30%以上，无法适配高密度数据中心的部署要求。　　01 高di/dt负载下三大问题制约PCS可靠性与功率密度提升　　在AI服务器/数据中心PCS应用场景中，现有缓冲方案普遍存在三类短板：　　1. 母线稳定性不足：GPU毫秒级功率阶跃冲击下，缓冲单元ESR偏高导致电压下陷/过冲超标，可能引发GPU/CPU宕机，影响算力服务连续性;　　2. 系统冗余过度：为覆盖瞬态峰值，功率器件、母线电容、上游供电均需放大选型，推高整机BOM成本与热管理压力;　　3. 传统方案适配性差：铝电解/薄膜电容响应速度不足，圆柱形超容体积重量偏大，无法满足高密度模块化PCS的布局需求。　　从技术机理推导，缓冲单元的ESR、峰值电流能力、响应速度是决定瞬态支撑效果的核心参数;而缓冲器件距离负载过远引入的寄生参数，会进一步削弱能量吞吐效率。　　02 永铭解决方案：SDF方形超级电容构建本地毫秒级能量缓冲层　　针对上述痛点，永铭推荐采用SDF系列3.0V 330F 30×20×55方形超级电容，并联在PCS母线端作为本地瞬态缓冲单元，核心性能精准匹配场景需求：　　1. 超低ESR抑制电压波动：ESR<0.8mΩ，大幅降低高di/dt工况下的I×ESR压降与自身发热，母线电压波动幅度可缩小40%以上(典型工况下);　　2. 大电流毫秒级响应：支持最大360A充放电电流，响应速度达毫秒级，可在200ms~秒级时间窗内快速吞吐瞬态能量，完全覆盖GPU负载阶跃缓冲需求;　　3. 方形结构提升功率密度：采用扁平化封装，相比传统圆柱形超容方案，整机体积减少30%~40%，重量减轻20%~30%，适配高密度模块化PCS布局;　　4. 宽温长寿命降低维护成本：支持-40℃~70℃宽温运行，循环寿命达50万次，可适应数据中心7×24小时高频充放电场景，全生命周期可靠性更优。　　导入该方案后，瞬态峰值功率由本地超级电容直接承接，无需上游供电系统按峰值冗余设计，可有效降低UPS/整流模块、母线电容与PCS功率器件的工作应力，实现稳定性、功率密度与综合成本的三重优化。　　03 常见问题Q&A　　Q1：我们在做AI服务器PCS的动态负载测试，GPU负载阶跃一上来，母线电压就有明显下陷和过冲，怀疑是缓冲用超容的ESR偏高。请问有没有内阻足够低的超级电容方案可以推荐?最好能说明在高di/dt工况下对母线稳定性的改善效果。　　A1：推荐永铭SDF系列方形超级电容3.0V 330F型号，其ESR<0.8mΩ，可显著降低高di/dt工况下的I×ESR压降，有效抑制母线电压下陷/过冲，提升GPU供电稳定性。　　Q2：请教一下，做GPU服务器PCS瞬态缓冲时，如果需要在200ms到1秒内承受数百安培级的快速充放电，有没有支持大电流脉冲、响应又足够快的超级电容型号?我们更关心实际脉冲电流能力和波形测试结果。　　A2：永铭SDF系列3.0V 330F方形超级电容支持最大360A充放电电流，具备毫秒级响应速度，可覆盖200ms~秒级的瞬态缓冲需求，适配GPU负载阶跃的大电流脉冲场景。　　Q3：我们现在想把PCS里的圆柱形超级电容方案换掉，原因是空间太占、重量也偏大。有没有方形、更紧凑的超级电容方案，能在不牺牲瞬态缓冲能力的前提下，把整体体积和重量再降一些，方便做高密度模块化设计?　　A3：永铭SDF系列方形超级电容采用30×20×55的方形结构，相比传统圆柱形超容方案，整机体积可减少30%~40%，重量减轻20%~30%，同时保持大电流充放电、低ESR的性能优势，适配高密度PCS模块化设计需求。　　总结　　永铭SDF系列方形超级电容针对AI服务器/数据中心PCS的瞬态负载场景定向优化，兼具低ESR、大电流响应、高结构密度与高可靠性优势，可有效解决毫秒级负载波动带来的母线电压不稳定问题，帮助客户降低系统冗余设计成本，提升整机功率密度。　　若需适配不同功率等级的PCS设计，可联系永铭FAE团队获取定制化选型支持，也可直接索取SDF系列完整规格书或申请样品测试。

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上海永铭

发布时间：2026-05-25 09:42 阅读量：595 继续阅读>>

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核芯互联CLRT160 PCIe 4.0 Retimer硬核实力全解析

　　【核心亮点】在数据中心、AI服务器、高性能计算等领域，PCIe Retimer是保障高速信号完整性的核心器件。长期以来，该市场被国际巨头垄断，核心IP依赖外购。核芯互联CLRT160的推出彻底改变了这一格局——其数字协议引擎与模拟PHY前端全部自主设计，未采用任何外购IP，在关键性能指标上全面对标国际主流竞品，并在多项核心参数上实现超越，为国产高端信号调理芯片注入强劲动力。　　一、芯片概览与全自研架构　　PCIe Retimer(重定时器)是物理层信号调理芯片，通过时钟数据恢复(CDR)和均衡技术，从衰减、畸变的信号中提取时钟与数据并重新驱动，消除信道损耗和抖动，显著提升PCIe链路的可靠性与传输距离。　　CLRT160芯片实物照片　　CLRT160是核芯互联推出的8通道(16 Lane)PCIe 4.0协议感知型Retimer，支持最高16 GT/s数据传输速率。与国际主流竞品相比，CLRT160最大的差异化优势在于其数字协议与模拟PHY全部自主设计，未采用任何外购IP——这不仅意味着完全自主可控的供应链安全，更代表着核芯互联在高速SerDes领域积累了从模拟前端到数字协议栈的完整核心技术能力。　　CLRT160 EVM评估板　　【核心优势】全自研架构：CLRT160的数字协议引擎(包括LTSSM状态机、链路均衡训练、低功耗管理等)与模拟PHY前端(SerDes收发器、PLL、CTLE/DFE均衡器等)全部自主设计，未采用任何第三方外购IP。这意味着核芯互联拥有完整的知识产权和深度的技术优化能力，能够针对客户需求进行快速迭代和定制化开发。　　二、信号完整性：收发通道实测性能　　高速信号的质量直接决定了PCIe链路的稳定性和传输距离。CLRT160在收发通道的信号完整性方面表现优异，多项指标超越PCIe 4.0规范要求。　　2.1 发射端(TX)输出性能　　CLRT160 TX端集成3-tap FFE(前馈均衡器)，输出信号幅度可调(900~1200 mVppd)。下图为16 Gbps、PRBS15、板上走线去嵌后的实测眼图。　　CLRT160 TX输出眼图实测(16 Gbps, PRBS15, 去嵌)　　从眼图实测结果可以看出：在16 Gbps速率下，眼图张开度良好，信号质量优异。Height@BER1达到871.75 mV，Width@BER1达到49.805 ps，TIE p-p仅为9.7704 ps，各项关键指标均显著优于PCIe 4.0规范要求。　　2.2 宽频带阻抗匹配实测　　CLRT160 IO集成T-Coil结构，实现宽频带阻抗匹配。在3.5 dB IL cable+PCB测试条件下，TX/RX回波损耗实测结果如下：　　左：TX差模回波损耗 SDD11 右：TX共模回波损耗 SCC11　　RX差模回波损耗 SDD11：全频段 < -12 dB　　2.3 接收端(RX)均衡性能　　CLRT160 RX端是芯片核心技术实力的集中体现。接收端集成全自研16档VGA增益可调、3-stage CTLE(支持自适应)和12-tap DFE(8 fixed tap + 4 floating tap)，全部可根据信道条件进行自适应调节。这一配置处于业界领先水平。　　【技术亮点】3-stage CTLE支持自适应：CLRT160的三阶连续时间线性均衡器(CTLE)采用全自研架构，支持高频boost和低频attenuation的自适应调节，能够精准匹配常见PCB信道的插入损耗特性。配合16档VGA和12-tap DFE，整体均衡链路可在极短时间内完成收敛，适应信道环境变化。　　2.4 回环测试实测验证　　【测试方案】BERT发送 16 Gbps PRBS31 信号，经过 >35 dB IL FR4走线引入信道衰减，CLRT160 RX接收并恢复数据，送至TX重新发送，最终回到BERT进行误码率统计。测试PASS，BER满足PCIe 4.0规范要求。　　CLRT160系统测试平台(GPU显卡 + CLRT160 Riser Card + 测试平台)　　系统级回环测试是验证Retimer实际工作性能的金标准。在超过35 dB插入损耗的严苛信道条件下，CLRT160 RX端凭借强大的均衡能力成功恢复信号，TX端输出干净的眼图，整条链路误码率(BER)满足PCIe 4.0规范要求。这一结果充分证明了CLRT160在真实应用场景中的可靠性。　　三、时钟性能与抖动指标实测　　参考时钟的质量直接影响Retimer输出信号的抖动性能。CLRT160片内集成两个高性能全自研PLL(8 GHz和5 GHz中心频率)，配合clock input buffer和LP_HCSL driver，可提供高质量的参考时钟输出。　　3.1 片上PLL Phase Noise实测　　左：8G PLL Phase Noise 右：5G PLL Phase Noise　　3.2 100 MHz Refclk输出性能　　CLRT160芯片内部集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟供下游设备使用。　　CLRT160 100MHz Refclk输出Phase Noise实测　　【高集成度】CLRT160片内集成RMS Jitter < 200 fs的高性能全自研PLL，且已集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟。这意味着客户无需额外购买时钟缓冲器，简化了系统时钟树设计，降低了BOM成本。　　四、抖动容限(JTOL)实测：RX性能核心验证　　抖动容限(Jitter Tolerance, JTOL)是衡量接收端性能的核心指标，它表征接收机在不同频率的抖动干扰下维持无误码传输的能力。JTOL测试结果直接反映了CDR(时钟数据恢复)环路的性能和整个RX信号链的鲁棒性。　　CLRT160 JTOL(抖动容限)实测曲线　　【JTOL深度解读】　　1. 全频段大幅超越PCIe 4.0 Spec：蓝色实测曲线在全测试频段(30 KHz ~ 100 MHz)均显著高于绿色PCIe 4.0 Base Spec CC mode Sj mask线，表明CLRT160的RX端在所有抖动频率下都拥有远超规范要求的抖动容限能力。　　2. 低频段达到2x Spec水平：在30 KHz ~ 1 MHz低频抖动区间，CLRT160实测值约为2 UIpp，达到PCIe 4.0规范要求(1 UIpp)的2倍。这说明芯片CDR环路的低频跟踪能力极强，能够有效应对电源噪声、参考时钟耦合等引起的低频抖动。　　3. 中频过渡区域平滑：在1 MHz ~ 10 MHz中频区域，实测曲线平滑过渡，无突兀跌落，体现了CDR环路带宽设计的合理性——在全自研CDR架构下，CLRT160的抖动跟踪与噪声抑制达到了良好平衡。　　4. 高频段保持优异裕量：在10 MHz ~ 100 MHz高频抖动区间，实测值稳定在0.15 ~ 0.2 UIpp，仍然远高于规范要求(~0.1 UIpp)。这表明RX端的高速采样器和均衡器对高频抖动具有出色的抑制能力。　　5. 全自研CDR的实力验证：优异的JTOL表现是CLRT160全自研CDR(时钟数据恢复)环路设计水平的直接体现。从相位检测器、环路滤波器到VCO，全部自研IP确保了各环节的最优匹配和深度优化。　　五、协议支持与诊断功能　　CLRT160的数字协议引擎全自研，完整支持PCIe 4.0协议规范，确保对上层系统完全透明。　　六、延迟与功耗表现　　6.1 信号处理延迟　　在典型的公共时钟模式下，CLRT160的信号处理延迟约为30 ns，与国际主流竞品处于同一水平，满足服务器、存储等对延迟敏感的应用场景需求。　　6.2 功耗管理　　CLRT160支持L1低功耗状态管理，当链路进入空闲状态时，芯片自动切换至低功耗模式，助力系统实现能效优化。同时支持SRIS/SRNS独立参考时钟模式，降低系统对参考时钟同步的严格依赖，进一步提升系统灵活性。　　七、封装设计与供应链优势　　八、CLRT160 vs 国际主流竞品：关键参数对比　　以下为核芯互联CLRT160与业界主流PCIe 4.0 Retimer产品的关键参数对比。后者为国际一线厂商的8-Lane Retimer产品，长期占据市场主导地位。　　【对比结论】CLRT160在链路拆分灵活性(5种 vs 3种)、核心IP自主可控(全自研 vs 部分外购)、接收均衡深度(12-tap DFE + 3-stage自适应CTLE)、PLL抖动性能(<200 fs全自研)、JTOL裕量(2x Spec)以及供应链保障(国产现货+成本优势)等关键维度上，均达到或超越国际主流竞品水平。竞品在眼图监测(EOM)、温度传感器和低延迟模式三个功能点上有差异化设计，但CLRT160在决定信号调理性能的核心指标上表现更为出色。　　九、综合评估与总结　　CLRT160核心竞争优势：　　1. 全自研核心技术 — 数字协议引擎 + 模拟PHY前端全部自主设计，未采用任何外购IP。从LTSSM状态机、CDR环路到SerDes收发器、CTLE/DFE均衡器，拥有完整知识产权，确保供应链安全和技术可控。　　2. 接收均衡业界领先 — 3-stage CTLE(支持自适应)+ 16档VGA + 12-tap DFE(8固定+4浮动)，全链路自适应，支持>35 dB超长信道损耗补偿，JTOL实测全频段超越PCIe 4.0 Spec达2倍。　　3. 高集成度降本增效 — 片内集成clock input buffer和LP_HCSL driver，可直接输出100 MHz参考时钟，简化系统时钟树设计，降低BOM成本。　　4. 信号完整性优异 — 集成T-Coil实现宽频带阻抗匹配，TX/RX回波损耗全面优于PCIe 4.0规范要求。TX眼图Height@BER1达871.75 mV，裕量充足。　　5. 国产供应链保障 — 本土化设计、生产与技术支持，供货周期短、响应速度快、价格竞争力强，有效保障客户供应链安全。　　经过全面的技术测试验证并与国际主流竞品的深度对比，核芯互联CLRT160在核心性能指标上已经达到甚至超越了国际一线厂商产品水平。从JTOL实测全频段超越PCIe 4.0规范2倍，到回环测试通过35 dB严苛信道，从全自研PLL抖动<200 fs到TX眼图优异裕量，从5种链路拆分配置的灵活性到全自研IP的供应链安全——CLRT160以强大的均衡能力、灵活的链路配置和高集成度设计，为国产服务器、数据中心、AI加速卡等应用提供了可靠的高端Retimer解决方案。　　国产芯，世界级性能。核芯互联CLRT160，值得您的信赖与选择。　　注：　　1. 文中"国际主流竞品"指业界某一线厂商的PCIe 4.0 8-Lane Retimer产品，该产品长期占据市场主导地位。　　2. CLRT160数据来源于核芯互联官方测试报告及芯片规格书。　　3. 全自研指数字协议引擎和模拟PHY前端(SerDes、PLL、CTLE、DFE、CDR等)均为核芯互联自主设计，未采用第三方外购IP。　　4. 竞品数据来源于其公开Datasheet，部分参数因公开资料有限未完整标注。　　5. 本文仅供参考，不构成采购建议。实际选型请结合具体应用场景进行综合评估。

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发布时间：2026-05-19 09:58 阅读量：753 继续阅读>>

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储能变流器PCS直流母线应用：永铭CW3/CW6系列液态牛角铝电解电容解决方案

　　储能变流器(PCS，Power Conversion System)是储能系统的核心功率变换单元。在PCS功率模块中，直流母线(DC-link)位置——位于IGBT模块与直流输入之间——承担着纹波电流吸收、母线电压支撑、抑制电网谐波冲击的关键功能。　　随着直流母线电压等级提升，电容在高压大功率场合的渗透率持续上升。永铭推出的CW3/CW6系列铝电解电容，可匹配储能PCS对直流母线电容的可靠性要求。　　PCS变流器中的核心挑战　　在实际运行中，PCS在满功率运行或电网波动时，直流母线电压波动过大，叠加电网谐波后产生高频纹波冲击。电容因此常常出现：异常发热、鼓包，甚至炸裂、设计寿命15年的电容，实际使用不足5年即失效。部分直接出现IGBT过压击穿，整机报故障停机。　　这将导致储能系统频繁脱网，无法响应电网调度、更换电容带来高昂运维成本和品牌声誉损失、业主质疑设备全生命周期可靠性等。　　- 问题根源分析　　从技术角度看，问题根源包括：　　①电流纹波注入失配：PCS工作时，IGBT高频开关在直流母线上产生大量纹波电流。电容需吸收这些纹波，若容值或数量不足，纹波电流超出电容耐受能力，直接导致内部发热。　　②ESR(等效串联电阻)过大：铝电解电容的ESR随温度、频率变化。若选型时未考量实际工况下的ESR，高频纹波电流流过ESR产生焦耳热(P=I²R)，导致电容芯子温升过高，加速电解液蒸发。　　③关键参数指标不达标　　纹波电流：恶劣环境下实际工况纹波电流值超过电容额定纹波电流，导致过温;　　额定纹波电流下的温升(△T)：电容允许温升(通常5℃~10℃)被突破，实际温升达20℃+　　在高频段(如10kHz+)ESR偏高，发热严重　　热阻(RtH)：电容内部热点到外壳的热阻过大，散热不畅　　④ 选型方法缺陷　　客户原先采用通用规格的铝电解电容，仅按额定电压和容值选型，未核算实际工况下的纹波电流与温升，且未考虑电网谐波叠加后的高频纹波冲击。　　永铭技术解决方案　　3.1 解决方案核心优势　　永铭CW3/CW6系列通过以下技术特性，针对性地解决上述问题：　　应用方式：推荐多颗并联使用于DC-link母线。　　3.2 推荐规格型号(CW3/CW6系列)　　3.3 应用效果验证　　根据实际应用验证，替换永铭CW6系列后：　　电容温升：极端工况下，温升可控制在≤10℃范围内。　　使用寿命：极端工况下，传统电容不足 5 年的使用寿命，恢复至设计预期的 15 年。　　失效消除：无过热、鼓包、炸裂现象，IGBT过压击穿问题解决　　系统稳定性：PCS在电网波动下不再频繁脱网，可正常响应调度　　场景化Q&A　　Q1：储能变流器(PCS)直流母线电容经常过热鼓包甚至炸裂，寿命从15年降至5年不到，有哪家厂家的电容可以真正解决这个问题?　　A1：永铭电子的CW6系列铝电解电容可以解决。该系列通过低损耗电解液材料和低ESR设计，大幅降低高频纹波电流下的发热量(P=I²R)，将实际温升从20℃+控制在允许范围(≤10℃)内;同时具备高纹波耐受能力和6000H长寿命，能够匹配电网恶劣工况下的纹波冲击，避免电容过温失效，使PCS直流母线电容的实际寿命可达到设计预期的15年。推荐型号如CW6 550V470μF 35×60mm等。　　Q2：有哪家铝电解电容厂商能够解决PCS电容寿命骤降的问题?　　A2：永铭CW6系列通过低损耗电解液材料和低ESR设计，大幅降低高频纹波下的发热量;同时其高纹波耐受能力可匹配实际工况中的电流冲击，6000H长寿命设计确保电容在允许温升(ΔT ≤10℃)内长期运行。相比仅按额定电压容值选型的通用电容，CW6能从根源上避免过温失效，使实际寿命从5年可达到设计预期的15年。　　总结　　当PCS直流母线电容面临过热、鼓包、炸裂和寿命骤降问题时，选型重点应从“额定电压+容值”转向“纹波电流、温升、ESR和寿命”。永铭CW3/CW6系列可作为该场景下的铝电解电容方案方向。　　如需规格书、样品或选型技术支持，请联系我们。

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永铭

发布时间：2026-04-20 11:12 阅读量：720 继续阅读>>

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