砍掉一级变频：<span style='color:red'>芯动神州</span>ADCP2162-310让雷达接收机直接中频采样
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砍掉一级变频：芯动神州ADCP2162-310让雷达接收机直接中频采样

　　双通道16位310MSPS ADC在雷达数字接收机中的应用　　传统雷达接收机沿“天线→低噪声放大→混频下变频→中频放大→抗混叠滤波→ADC”逐级搭建。一级变频带来一串代价：链路长、有源器件多，每级放大器与混频器的温漂和相位噪声都会累积进接收通道;抗混叠滤波器为了抑制镜频往往做得极窄，而距离分辨率ΔR=c/2B直接受信号带宽B限制——滤波器越窄，能采的信号带宽越窄，近处两个目标就越难分得开。随着高速高精度ADC的成熟，工程师开始想：能不能把中频直接数字化，砍掉那级变频?芯动神州推出的ADCP2162-310正是为这种“直接采样”思路准备的转换器：双通道、16位、采样速率最高310MSPS、满功率带宽485MHz、多级流水线架构、144球BGA封装，额定工作温度−40℃至+85℃。它把原本需要“变频+窄带滤波+单通道ADC”才能完成的链路压缩进单芯片直接中频采样——下面顺着接收信号从天线到数字的链路，看它怎么落地。　　一、从中频直采开始：第二奈奎斯特区直接数字化　　310MSPS的采样率对应155MHz奈奎斯特带宽，第二奈奎斯特区(155~310MHz)内的中频信号可直接欠采样，无需先混频到基带。这意味着接收链路可以省掉一级本振与混频器，射频前端只保留低噪声放大与必要的增益控制。高IF直接采样对时钟抖动极敏感，抖动会直接吃掉高频段的SNR。ADCP2162-310的孔径抖动仅0.1psrms，并内置占空比稳定器(DCS)补偿时钟占空比偏差——外部时钟源的选择面因此更宽，不必为占空比指标额外采购昂贵时钟器件。配合485MHz满功率带宽，接收机可以直接数字化百MHz量级的信号带宽，而不必用极窄带滤波牺牲距离分辨率。　　二、弱回波不被强信号淹没：噪声底与无杂散　　“看得见”由两件事共同决定：噪声谱密度(NSD)定下最小可检测信号的地板;无杂散动态范围(SFDR)决定强信号旁边还能否分辨出弱信号。ADCP2162-310在70MHz输入下NSD为−156.7dBFS/Hz(小信号下进一步优化到−157.6dBFS/Hz)，SNR75.0dBFS、SFDR87dBc;把中频推到170MHz所在的第二奈奎斯特区做直采，SNR仍有73.7dBFS、SFDR85dBc。这组数字意味着：接收机把中频从70MHz搬到170MHz，几乎不用为动态范围重新做链路预算。更贴近雷达的是双音指标——两个强信号同时进入时，互调产物离谁多远才会冒头。70.1MHz与72.1MHz两个−7dBFS信号并列输入，双音SFDR仍达93dBc;即便推到184.12MHz与187.12MHz，也有83dBc。换句话说，一个强干扰只要比目标回波高80~90dB，回波仍不会被它的谐波或互调产物淹没。再加上90dB的通道隔离度，双通道各自处理一路中频时，彼此不会把对方的强信号拖进自己的底噪。　　三、双通道怎么用：分集、单脉冲与I/Q　　信号走到双ADC这一级，至少能扮演三种角色。一是分集接收：两路ADC接两副独立天线、处理同一载波，靠空间分集对抗快衰落。二是单脉冲测角：和(Σ)通道与差(Δ)通道正好各占一路，角度信息由两路的幅相关系解出。三是I/Q或两路独立前端并行采样。ADCP2162-310的双ADC内核本就设计成可独立工作，数据手册也明确将其用于分集接收机场景——两个ADC既可以相同方式处理同一载波，也可以用相互独立的模拟输入工作。　　四、多片拼成阵面：SYNC确定性同步　　相控阵与多通道接收系统要求各通道采样相位一致，才能做波束合成与置零。ADCP2162-310提供SYNC输入，多颗芯片可实现确定性同步采样——两颗芯片即可拼出四通道、相位一致的采样前端，通道间靠90dB隔离度保证波束合成时不串扰、置零时不被邻道拖底。所有配置通过三线式SPI完成，寄存器支持回读，便于产线自动化校准与多通道一致性调试。　　五、削波之前先动作：FDA/FDB快速检测　　同一帧回波里，近处强目标与远处弱目标可能相差数十个分贝，接收机需要在ADC削波之前就压低增益。ADCP2162-310提供一对快速检测引脚(FDA/FDB)，可通过SPI设置低于满量程的可编程上下限阈值;一旦输入逼近削波，硬件告警先于数据输出给出，外部AGC环路无需等FPGA解算幅度就能动作。片内扰动(dither)功能还可把量化噪声底打散得更白，进一步改善小信号线性度——对大动态范围的雷达回波链，这是一等一的实用特性。　　六、落地清单：时钟、封装与配置　　时钟：差分时钟输入80~1240MHz，经1/2/4/8整数分频产生采样时钟;典型功耗2160mW(最大2236mW)。　　封装：144球BGA，10mm×10mm;额定工作温度−40℃至+85℃。　　配置：三线式SPI，寄存器支持回读，便于多通道一致性调试与产线校准。　　接口：LVDS串行输出，双通道可共享时钟总线，适合多片并行布局。　　高速ADC的验证周期往往卡在板级联调与时钟完整性上。ADCP2162-310与ADIAD9652引脚兼容、SPI寄存器配置一致，现有硬件可直接原位替换验证;芯动神州本土FAE团队可在原理图评审、LVDS时序对齐与时钟抖动预算评估环节快速响应，把参数对齐之后、量产导入之前的“最后一公里”压短。当变频那一级从链路里消失，当弱回波不必再为大信号让路，雷达接收机要做的取舍就少了一层。
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发布时间：2026-09-17 14:55 阅读量：190 继续阅读>>
<span style='color:red'>芯动神州</span>丨ADCS1185/1165在MRI梯度控制中的应用
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芯动神州丨ADCS1185/1165在MRI梯度控制中的应用

　　核磁共振成像(MRI)的每一帧图像，本质上是由梯度磁场“画”出来的。主磁场负责把氢质子排列整齐，梯度线圈则在三个方向上叠加线性磁场，给每个空间位置贴上唯一的频率标签——没有梯度，就没有空间编码，也就没有图像。梯度线圈由大功率放大器驱动，电流越大，梯度场越强。而在梯度放大器的闭环里，电流并不“设多少就是多少”：线圈是感性负载，开关式输出级有纹波，线圈本身还会随温度变化。要保证梯度场与指令一致，控制器必须持续知道线圈里电流的真实值——这个“真实值”由电流传感器取出，送进模数转换器(ADC)数字化，再回到数字环路。这就是梯度控制对ADC提出苛刻要求的原因：梯度电流的稳态控制精度要求在ppm量级(满量程的百万分之几)，梯度波形的快速响应要求在微秒级完成。模拟环路曾经承担这项工作，但器件漂移、噪声和一致性难以长期维持;随着高速高精度ADC的成熟，梯度控制正在向数字域迁移。芯动神州推出的ADCS1185QN与ADCS1165QN正处在这个环节：两款电荷再分配逐次逼近(SAR)型ADC，分辨率分别为18位与16位，采样率同为5MSPS，采用相同的QFN32封装与引脚定义，可互为升级或降级路径。　　一、延迟：200ns的转换周期，为什么在环里最值钱　　梯度环路是一个实时闭环。控制器每个采样周期读取一次电流，与目标波形比较，再更新放大器输出。采样值的“年龄”就是环路里的纯延迟，延迟越大，相位裕度越小，环路带宽就越做不上去。ADCS1185QN/ADCS1165QN的SAR架构没有流水线延迟：CNV±引脚上升沿对模拟输入采样并启动转换，一次转换周期tCYC为200ns，对应5MSPS的采样率。对控制器而言，采样值与环路更新基本同步，电流环可以贴着梯度波形的爬升沿闭合。从架构上看，流水线型转换器自带若干周期的流水延迟，Σ-Δ的数字滤波会引入群延迟，二者用于高速闭环时都需要在环路补偿上另做安排;SAR的“即采即取”把这些开销省了下来，环路时序预算可以留给真正需要的地方——更高的环路带宽，意味着更陡的梯度爬升和更短的扫描时间。芯片还集成了内部转换时钟，外部无需再提供转换时钟，时钟树随之简化;对多轴梯度与匀场通道共存的高通道密度系统，这是一个不小的便利。　　二、动态范围：5MSPS里省出来的精度预算　　梯度电流的跨度很大：小电流爬升段的微弱变化和满幅切换时的大信号，要在同一个环路里都被看清;测量出现“削顶”或“淹没”，梯度场就会偏离指令。ADCS1185QN给出100dB动态范围(DR)和99dB信噪比(SNR)，无杂散动态范围115dB、总谐波失真−117dB;ADCS1165QN对应为96dB、95.5dB、118dB与−116dB。低失真与高杂散抑制在梯度场景中格外实用——开关式放大器的高频纹波不会污染电流测量结果。更值得说的是采样率与信号带宽的关系。梯度环路真正关心的信号频率从直流延伸至几十千赫兹，而5MSPS的采样率相对这一带宽留有很宽的余量。这些余量可以直接换成精度：在白噪声为主的前提下，过采样处理增益的标准关系为ΔDR≈10·log10(OSR)dB(OSR为过采样比);由此采样率每翻4倍约提升6dB动态范围(约合1位有效分辨率)，翻16倍约提升12dB(约合2位)。对几十千赫兹带宽的梯度信号，5MSPS可支撑上百倍过采样，理论上能换取20dB以上的动态范围提升;实际可用增益会受基准噪声、低频噪声和线性度限制，但“用采样率换有效位数”这条路，在梯度电流监测与校准通道中是成熟做法。线性度同样关键。ADCS1185QN的最大积分非线性(INL)为±2.0LSB、微分非线性(DNL)为±0.99LSB;ADCS1165QN为±0.55LSB与±0.25LSB(典型值分别为±0.2LSB与±0.14LSB)。两者均保证无失码，码字完整，便于后端做多点校准与谱分析。　　三、长时间扫描：漂移比瞬时精度更要紧　　一次MRI扫描往往持续数十分钟，梯度线圈与放大器在扫描过程中持续发热。此时限制图像质量的不再是某一次采样的瞬时精度，而是转换器的零点与增益随温度漂移多少。ADCS1165QN的失调误差漂移为±0.25ppm/℃、增益误差漂移为±0.5ppm/℃(最大值);ADCS1185QN对应为±8ppm/℃与±16ppm/℃。这组数据引出一个容易被忽略的选型结论：位数更高的那一颗，并不意味着全部指标都更“精”。如果环路对长期温漂的要求很紧，而16位分辨率已经满足所需的等效精度，ADCS1165QN的漂移表现反而更适合长时间稳定运行——它的典型功耗46.5mW(最大56.2mW)也让它更容易在单板上的多轴梯度与匀场通道中铺开。选型看的是有效精度、稳定性与通道数的组合，而不是只比分辨率数字。　　四、落到板上的几个要点　　两款芯片的模拟输入为差分输入，允许0V至+VREF范围内的任何输入摆幅，VREF典型值4.096V至5V。基准方案有两种：以2.048V外部基准驱动REFIN，由片内基准缓冲器产生4.096V系统基准;或用4.096V/5V基准直接驱动REF并禁用内部缓冲器，避免缓冲器引入的额外噪声。VCM引脚输出电压为REF的一半，可直接作为差分驱动放大器的共模参考，简化前端设计。时序上，5MSPS下留给输入的采集窗口为tACQ=tCYC−115ns，约85ns，驱动放大器的建立时间必须落在这个窗口内，这对驱动级的带宽和压摆率提出了明确要求。数字侧采用LVDS串行接口，两种模式可选：自时钟模式(DCO+接地)在数据线上自带同步标头，省去额外时钟线;回波时钟模式时序裕量更大，多片ADC可共享时钟总线，适合多通道并行布局。工作模式通过EN0~EN3引脚配置。器件采用1.8V/5V供电，上电顺序为先1.8V、后5V;封装为5mm×5mm的QFN32，工作温度范围−40℃至+85℃。　　五、替换路径　　ADCS1185QN与ADCS1165QN分别与AD7960、AD7961引脚兼容，现有硬件可原位替换验证;两颗器件之间引脚定义一致，同一块PCB可按机型定位分别贴装，只需调整EN0~EN3的模式配置与FPGA侧的数据截取长度。国内量产供货之外，本土FAE团队可参与原理图评审、前端驱动匹配与LVDS时序对齐，把调试环节尽量前置。　　六、把自由度还给序列设计　　梯度是MRI的“笔”，采样是握笔的手。当采样不再占用环路的相位预算，也不再把自己的温漂带进图像，序列设计者手里的自由度就回来了——更陡的爬升、更紧凑的时序编排、更多的并行通道。ADCS1185QN与ADCS1165QN提供的，正是这样一支“不抖的笔”。
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发布时间：2026-09-16 13:37 阅读量：184 继续阅读>>
<span style='color:red'>芯动神州</span>丨TRX9361与TRX9363应用全景
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芯动神州丨TRX9361与TRX9363应用全景

　　70MHz~6GHz宽带捷变收发：芯动神州TRX9361/TRX9363的四大应用版图　　——从SDR开源生态到小基站、无人机图传与测试测量，一颗芯片的平台化路径　　70MHz到6.0GHz，200kHz到56MHz。把这两个数字放在一起，意味着一颗10mm×10mm的芯片可以覆盖从短波到C波段的绝大多数无线制式——窄带物联网、4GLTE、Wi-Fi、无人机图传、专用数据链，都落在同一个频率和带宽窗口里。芯动神州推出的TRX9361与TRX9363正是按这个思路设计的宽带RF捷变收发器：一颗芯片集成完整射频收发链路，靠软件配置切换频段、带宽和双工方式。本文盘点这对“双子星”的四大应用版图。　　它到底改变了什么：射频前端的高度集成　　TRX9361/TRX9363采用直接变频(零中频)架构：接收侧RF信号经低噪声放大器和I/Q混频器直接搬到基带，数字化后交给可编程抽取滤波器和128抽头FIR;发射侧是镜像的反向链路。频率合成器、自动增益控制(AGC)、直流失调校正、正交校正全部集成在片内，FPGA或SoC拿到手的已经是干净的数字I/Q基带数据。“捷变”是另一个关键词。片内小数N分频频率合成器让本振可以在全频段内以2.4Hz的步长精确驻留，换频点、换带宽、换双工方式(TDD/FDD)都是写寄存器的事。一套硬件靠软件配置覆盖多种制式——这正是软件定义无线电(SDR)的初心。　　版图一：SDR 与开源生态　　过去十余年，口袋式SDR学习模块让射频实验走进了大学课堂和爱好者桌面：USB供电的小板子配合MATLAB、GNURadio等开源软件，就能收FM广播、追踪1090MHz的ADS-B航班信号、接收气象卫星云图。专业开发侧，基于FPGA的SDR平台则支撑着大量科研原型与教学实验。这类平台对收发器的要求恰好是TRX9361/TRX9363的基本盘：宽频段覆盖、带宽连续可调、CMOS/LVDS数字接口与主流FPGA直连。基于主流9361方案的开源驱动(no-OS、libiio)可以直接复用，二次开发的工作量集中在基带算法层——对SDR团队来说，这意味着射频侧几乎“零适配”。　　版图二：小基站与蜂窝通信　　TRX9361/TRX9363的定位就是3G/4G基站射频前端，尤其是毫微微蜂窝、微微蜂窝和微蜂窝这类小基站。小基站的约束很明确：体积和功耗预算紧，还要支持多频段、多制式。2×2MIMO、TDD/FDD双工、最高56MHz通道带宽恰好覆盖4GLTE单载波的需求。片内集成的正交校正、直流失调校正和AGC，让整机厂不必在数字基带里再补这些功能，射频单元的开发周期直接缩短。一颗收发器加一颗FPGA，就是小基站射频部分的完整物理层。　　版图三：无人机图传与点对点无线链路　　无人机高清图传的要求很苛刻：时延要低、抗干扰要强、距离和速率还要能折中。基于TRX9361的成熟做法是配合FPGA做自适应调制——链路条件好用16QAM提速率，条件差退到QPSK保距离;遇到干扰则快速跳频躲开，捷变合成器支持快速锁定，让跳频图案有足够细的频率颗粒度。同一思路也用于点对点多业务无线回传。这类链路过去要用分立收发机加频率合成器拼凑，现在单颗收发器就能覆盖射频到基带的全部转换。目前TRX9361已在无人机图传、智能仓储AGV通信等项目中落地验证。　　版图四：雷达、频谱监测与测试测量　　宽带加捷变的组合同样适配测量类场景。频谱监测接收机追求“一台设备覆盖宽频段”，70MHz到6.0GHz的单片覆盖砍掉了传统方案的多级前端堆叠;通信测试仪表要求信号发生与信号分析一体，双通道收发配合片内TX功率监控器(动态范围≥66dB、精度1dB)，天然支持自环校准;雷达与科教领域的波形实验平台，则利用快速换频和多器件同步能力做捷变频波形与相干多通道采集。　　TRX9361 还是 TRX9363?分工其实很清晰　　TRX9361与TRX9363不是高低配竞争，而是按频段和带宽分工。TRX9363把频率范围收窄到325MHz至4GHz、带宽收窄到20MHz，换取更聚焦的成本结构，适合点对点通信、蜂窝小基站、通用无线电等不需要低频段和超宽带的场合;TRX9361则覆盖全频段全带宽，留给“一颗芯片包打天下”的平台型产品。　　芯动神州TRX9361与TRX9363的关键规格如下：　　选型逻辑很直接：应用频段在325MHz以上、带宽不超过20MHz，TRX9363是更经济的选择;需要325MHz以下频段或20MHz以上带宽，则选TRX9361。　　平移与供货：不改板，不换代码　　对已经在用主流9361方案的项目，迁移成本是第一考量。TRX9361/TRX9363与主流方案引脚兼容，现有PCB可原位替换验证;寄存器配置一致，FPGA驱动代码和SPI配置序列可以直接复用，基于开源驱动的上位机软件照常工作。加上本土FAE团队对PCB评审、校准配置和量产导入的直接支持，替换验证的周期可以压得很短。对正在做SDR平台、小基站或测试仪表的团队，这意味着供应链多一个稳定选项，而设计资产零浪费。　　结语　　宽带捷变收发器十余年长盛不衰，靠的不是某一项极限指标，而是“平台化”：一套硬件靠软件配置覆盖从短波到C波段、从窄带物联网到宽带LTE的绝大多数场景。射频前端的竞争，早已从“谁的器件多”变成“谁的生态完整、谁的供应链稳”。TRX9361/TRX9363给国内工程师的答案是：熟悉的那颗“默认选项”，如今有了本土版本——而且不需要修改设计。
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发布时间：2026-09-15 10:11 阅读量：215 继续阅读>>
高位宽直采，一步到位：<span style='color:red'>芯动神州</span>ADCP2162-310双通道16位310MSPS ADC正式发布
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高位宽直采，一步到位：芯动神州ADCP2162-310双通道16位310MSPS ADC正式发布

　　在高速模数转换器领域，芯动神州此前已推出覆盖125MSPS至GSPS级的多款ADC产品，广泛应用于通信接收、测试测量和工业采集等场景。今天，这一产品序列迎来新的成员。芯动神州正式发布ADCP2162-310——双通道、16位、310MSPS高速模数转换器，面向通信中频直采、多模数字接收机、测试与仪器仪表、智能天线系统等对动态性能和采样带宽同时提出高要求的应用。该器件与AD9652引脚兼容，现有硬件设计可原位替换验证。　　一、为什么需要一颗面向第二奈奎斯特区的16位ADC?　　通信接收机和宽带仪器的中频数字化，长期面临一个两难：中频频率越高，前端混变频次越少、链路越简洁，但ADC在高输入频率下的动态性能往往迅速劣化。许多器件在30MHz低中频下指标亮眼，一旦输入信号推进到170MHz第二奈奎斯特区，SNR和SFDR便跌出可用区间，工程师只能退回"先混频、再采样"的传统链路，重新承担混频器带来的噪声、杂散和相位误差。ADCP2162-310的设计目标，就是让16位精度在465MHz满功率带宽内始终可用：170MHz中频可以直接采样，链路少一级混频，系统少一处误差来源。　　二、ADCP2162-310核心参数一览　　这些参数并非孤立罗列——310MSPS采样率、465MHz带宽、16位分辨率与高频段动态指标的组合，恰好踩中了中频直采接收机和宽带采集设备的核心约束。下面逐条解读。　　三、四大核心优势深度解读　　1、170MHz第二奈奎斯特区直采，动态性能全程在线　　ADCP2162-310的交流规格给出了30MHz至400MHz全频段数据：70MHz输入时SNR75.0dBFS、SFDR87dBc;推进到170MHz第二奈奎斯特区，SNR仍保持73.7dBFS，SFDR保持85dBc;即使305MHz输入，SNR仍有70.7dBFS。专有差分输入设计配合片内3.3V缓冲器，在简化外部驱动电路的同时维持了高频段的信噪比表现——中频从70MHz搬到170MHz，链路预算无需推倒重来。　　2、大信号场景下，弱信号依然可见　　接收机最苛刻的考验是阻塞场景。ADCP2162-310在70.1MHz与72.1MHz双音输入(各−7dBFS)下双音SFDR达93dBc，184.12MHz与187.12MHz双音下仍有83dBc;噪声谱密度−156.7dBFS/Hz(小信号下−157.6dBFS/Hz)，强邻道干扰存在时弱目标信号不会被杂散和底噪淹没。片内扰动(dither)功能可进一步改善小信号线性度;快速阈值检测(FDA/FDB)引脚在输入超限时直接输出硬件告警，外部AGC环路无需等待FPGA解算幅度即可快速响应，防止前端过载。　　3、时钟灵活+SYNC同步，为多通道阵列而生　　器件差分时钟输入最高接受1.24GHz，内部1、2、4、8整数分频产生采样时钟，内置占空比稳定器补偿占空比偏差，外部时钟源选型不再受苛刻占空比指标约束;同时，1.24GHz低相噪时钟源经片内分频后驱动采样内核，也有助于压低孔径抖动对高频段SNR的侵蚀。SYNC输入支持多芯片确定性同步，配合90dB通道隔离度，两颗芯片即可构成四通道相位一致的接收阵列。所有配置经三线式SPI完成，寄存器支持回读，便于产线自动化校准。可编程输入量程(2Vp-p至2.5Vp-p)则让前端驱动匹配保留调整余地。　　4、引脚兼容，迁移零硬件改动　　ADCP2162-310与ADIAD9652引脚兼容，现有基于该平台的原理图和PCB无需改动即可原位替换，SPI寄存器配置流程保持一致，FPGA侧LVDS接收逻辑直接复用。对新项目而言，这意味着成熟参考设计和驱动代码可以直接继承，验证周期大幅缩短。　　四、典型应用场景　　ADCP2162-310的应用边界由"16位精度+310MSPS+465MHz带宽"定义——所有需要在中频频段直接采样、且对动态范围敏感的接收与采集场景，都是它的主场：　　雷达与通信接收机——高频段SNR/SFDR保障复杂电磁环境下的目标分辨能力。　　多模数字接收机(3G/4G)——170MHz中频直采，16位精度支撑多载波数字化解调，双通道覆盖I/Q或分集接收。　　测试与仪器仪表——310MSPS采样率与−156.7dBFS/Hz噪声谱密度，适配宽带采集卡与频谱分析前端。　　智能天线系统——SYNC多芯片同步加双通道高隔离度，为相位敏感的多通道阵列提供可扩展采样前端。　　五、供应链保障与本土技术支持　　高速ADC的采购周期直接影响整机研发节奏。ADCP2162-310在国内量产，供货稳定、交期可控;芯动神州本土FAE团队提供从原理图评审、LVDS时序对齐、SPI配置调试到量产导入的全流程支持，验证问题可获得快速响应——国产替代的最后一公里，靠的是响应速度，而不只是参数对齐。　　六、总结与量产信息　　从125MSPS到310MSPS，芯动神州在高速ADC领域的产品布局进一步完善：ADCP2162-310以双通道16位、465MHz满功率带宽和第二奈奎斯特区不打折的动态性能，补上了中频直采接收链路的关键一环。少一级混频，就少一处噪声源和相位误差来源——接收机架构的简化，从这颗ADC开始。
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发布时间：2026-09-09 10:52 阅读量：275 继续阅读>>
通信测试仪表的射频骨架：<span style='color:red'>芯动神州</span>TRX9361在通用SDR平台中的实战要点
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通信测试仪表的射频骨架：芯动神州TRX9361在通用SDR平台中的实战要点

　　我们要做一个能同时支持信号发生和信号分析的硬件平台，带宽要30MHz以上，频段覆盖到6GHz，FPGA侧要能跑自定义调制解调和脉冲压缩算法。这是通信测试仪表研发团队最常见的复合需求——一颗芯片要能同时扮演"任意波形发生器"和"矢量信号分析仪"，FPGA要可二次开发，整机要在实验室与产线两种场景都站得住脚。把这条需求落到硬件上，第一颗要选的就是射频前端的捷变收发器。芯动神州TRX9361集成了12位ADC/DAC、双通道射频前端与小数N分频频率合成器，频段覆盖70MHz至6.0GHz，通道带宽从<200kHz到56MHz连续可调。一颗芯片即可承担仪表前端从RF到基带的全部转换工作，FPGA侧专注于数字信号处理与协议实现。　　一、系统架构：收发链路在仪表中如何装配　　TRX9361采用直接变频(零中频)架构。接收侧由低噪声放大器(LNA)、相内(I)与正交(Q)混频器将RF信号直接搬移至基带，再经频带整形滤波、ADC、抽取滤波与128抽头FIR完成数字化;发射侧为对称的反向链路。　　接收链路(信号分析路径)　　天线/被测件→TRX9361接收通道(LNA→直接下变频→整形滤波→ADC→抽取/FIR)→I/Q基带数据→FPGA信号处理(频谱/解调分析)　　发射链路(信号发生路径)　　基带I/Q数据→FPGA调制/脉冲成型→TRX9361发射通道(FIR→插值滤波→DAC→上变频→输出驱动)→被测件/天线　　链路节点的关键职责：　　TRX9361接收通道：仪表前端的物理边界。800MHz频段噪声系数为2dB，最大增益74.5dB(800MHz条件)，增益步进1dB;2.4GHz频段噪声系数为3dB;5.5GHz频段噪声系数为3.8dB。模拟AGC先做粗调，给FPGA侧的精调留出足够的动态范围。　　ADC/DAC：12位分辨率，芯片内部已完成抽取滤波与FIR调理，FPGA　　直接获得数字化I/Q基带信号，无需再做正交下变频。　　频率合成器：最大LO步长2.4Hz，配合小数N分频结构，频点精度足以　　满足仪表对载波分辨率的要求。多器件同步能力在多通道相干测试场景　　下尤为关键。　　数字信号处理：留给二次开发的核心空间——抽取/滤波、同步、解调、脉冲压缩、CFAR检测，FPGA资源规划与时序约束是另一个工程重点。　　与该场景直接相关的核心参数:　　二、FPGA侧的落地衔接　　数据接口配置　　TRX9361数字接口支持CMOS与LVDS两种电平标准。CMOS模式支持单数据率(SDR)与双数据率(DDR)时序，调试门槛低，适用于带宽要求较低的场景;LVDS为差分双沿(DDR)接口，抗干扰能力与信号完整性更优。宽带矢量信号分析(如40~56MHz带宽)及大动态范围测试，推荐走高速LVDS(DDR)模式以保证时序裕量。　　SPI 配置路径　　TRX9361通过SPI接口进行寄存器配置，官方参考时序与寄存器映射与业界主流9361方案兼容。开源驱动(no-OS、libiio)可直接复用，二次开发的工作量集中在FPGA算法层。　　多器件同步　　仪表做MIMO分析、相干测向或分布式采集时，多颗TRX9361在同一参考时钟下保持相位相干，是同源参考时钟与多器件同步机制共同保证的工程能力。　　三、调试方法：上板之后的实战流程　　第一步：单音验证(最基础的基准)　　先用信号源输出一个单音(如2.4GHz、−30dBm)，接收端看频谱。　　验证：　　本振(LO)频点是否正确，接收信号是否落在预期频点　　直流失调(DC Offset)是否校正到位，基带频谱中心无异常凸起　　I/Q 正交是否平衡，无本振泄漏与镜像边带　　底噪是否正常，无杂散(spurs)　　第二步：发射自环(验证调制链路)　　TRX9361同一颗芯片提供TX与RX通道，从TX输出经30~40dB衰减器回到RX输入，可形成整机自环，排除无线信道的不确定性。　　验证：　　端到端EVM：自环无多径衰落下，应接近芯片TXEVM(≤−40dB)对应的水平，并满足LTE/Wi-Fi高阶调制(64QAM/256QAM)的EVM要求　　频谱模板(是否符合目标标准)　　第三步：I/Q正交平衡(矢量仪表绕不开的一环)　　矢量测试仪表对I/Q正交误差与本振(LO)泄漏极为敏感——这两个指标直接决定镜像抑制与载波馈通抑制能力。TRX9361在收发两端均集成正交校正与直流失调校正功能，配合上电自校准流程可自动完成校正。调试时应在每个工作频点与增益档位下确认校准完成，并实测镜像抑制度，确保校正覆盖实际工作窗口。　　第四步：跨时钟域　　TRX9361的ADC/DAC数据通常跑在用户时钟域，FPGA内部处理可能跑在150MHz或200MHz。这是两个独立的时钟域，工程中CDC问题占SDR调试总时间的相当比例。　　四、生态兼容与平滑迁移　　TRX9361的寄存器架构、接口规范与封装形式与业界主流9361方案高度兼容，现有成熟软硬件资产可快速复用：　　原理图层：封装兼容，电源、参考时钟、数字接口引脚一致;　　寄存器层：地址与字段定义一致，SPI初始化序列可直接移植;　　驱动层：no-OS、libiio等开源驱动可原位使用;　　算法层：FPGA侧的定点化、FIR、FFT、调制解调、CDC设计无需修改。　　迁移的工作量集中在验证而非重设计。对已经在用主流9361方案的工程团队而言，TRX9361是从国外器件到本土供应链的平滑路径，本土FAE团队可在原理图评审、时序核查、量产导入环节提供全流程支持。通信测试仪表的硬件骨架，往往就压在射频前端那一颗芯片的选型上。一颗集成度高、参数扎实、迁移便利的捷变收发器，把研发团队从模拟电路调试中解放出来，让精力集中在数字信号处理与协议实现上。
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发布时间：2026-09-08 10:36 阅读量：269 继续阅读>>
<span style='color:red'>芯动神州</span>丨ADCS16162替代AD7616：串行接口无缝替换设计验证
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芯动神州丨ADCS16162替代AD7616：串行接口无缝替换设计验证

　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电。器件采用80引脚LQFP封装，引脚定义与AD7616完全一致，寄存器映射兼容，软件层面高度可移植。在数字接口中，串行SPI模式因其引脚占用少、布线简洁，是电力保护继电器、多相电机控制、工业数据采集系统中使用最广泛的配置形式。本文聚焦：从AD7616迁移至ADCS16162时，串行接口的兼容性验证方法。　　一、串行接口引脚与协议兼容性　　ADCS16162的串行接口引脚包括SCLK(串行时钟输入)、CSb(片选)、SDOA/SDOB(串行数据输出)、SDI(串行数据输入)。引脚定义、功能复用与AD7616完全一致，迁移时无需修改PCB布线、无需重做封装适配。寄存器映射层面，ADCS16162兼容AD7616的寄存器地址分配与位域语义，现有驱动代码可在不修改寄存器操作序列的前提下直接复用。上述兼容性意味着，迁移工作的重心不在"改什么"，而在"验证什么"——确认现有设计在ADCS16162的时序规格范围内正常工作。　　二、串行时序兼容性验证　　表1列出两器件串行模式时序规格的完整对照。该表的核心结论是：11项串行时序参数中，8项规格完全一致，3项为SCLK时钟脉宽的裕量调整，不影响绝大多数应用场景。　　表1.串行模式时序参数兼容性对照　　片选建立与保持时间、数据输出访问与保持时间、数据输入建立与保持时间、输出三态恢复时间——这些直接决定SPI数据帧读写可靠性的参数，两器件规格完全一致。这意味着，若原系统的SPI时序设计满足AD7616规格要求，则串行接口层面迁移至ADCS16162后可直接正常工作，无需修改PCB或调整信号走线。　　三、SCLK时钟裕量验证　　SCLK相关的三项参数(fSCLK、tSCLK_LOW、tSCLK_HIGH)在ADCS16162中给出了更宽裕的规格边界。理解该裕量的工程含义，是验证迁移可行性的关键。ADCS16162的SCLK低电平与高电平最小脉宽分别为14ns，对应理论最高SCLK频率约35.7MHz，实际规格标注为35MHz。该频率覆盖了工业数据采集系统中的主流SPI时钟配置——电力保护继电器与多相电机控制系统中，SPI时钟频率通常配置在10MHz~25MHz范围内，远低于35MHz上限。　　迁移验证中需确认以下情形：　　情形一：原系统SCLK≤35MHz。该条件覆盖了绝大多数工业应用场景。此范围内两器件的所有串行时序参数均满足要求，SPI配置无需修改，可直接替换。　　情形二：原系统SCLK为35MHz~50MHz。需将SPI分频系数调整至fSCLK≤35MHz。以40MHz降为35MHz为例，单次16位数据帧的传输时间从400ns增至约457ns，增量约57ns。该增量在tCYCLE约束内可自然吸收，不影响采样率。若固件采用固定延时等待数据帧传输完成，应同步调整延时参数。　　情形三：原系统SCLK脉宽接近极限。部分SPI主机在产生高频时钟时，SCLK低电平与高电平脉宽并不严格对称。若原设计在AD7616下以接近8ns低电平脉宽运行，迁移后须确保低电平脉宽不低于14ns。该约束通常通过调整SPI分频系数实现，不涉及硬件修改。　　四、转换周期与吞吐率验证　　ADCS16162采用8核并行采样架构，8对通道可同时转换，16通道全部采集耗时约4μs，总吞吐率达2MSPS。该架构在保证16通道同步性的同时，提供了更高的整体吞吐率。表2对照两器件的通用时序参数。　　表2. 通用时序参数对照　　CONVST触发时序、BUSY延迟、片选建立、静默时间等控制信号参数两器件完全一致。BUSY信号的行为定义在两器件中相同：CONVST上升沿后变高，转换完成后变低，数据在BUSY下降沿后可读。该握手机制是迁移设计的便利基础——只要固件以BUSY下降沿作为读取触发而非依赖固定延时，即可直接适配。　　迁移验证中需确认的转换周期参数：　　CONVST触发间隔：ADCS16162的tCYCLE最小值为4.5μs。若原系统采用BUSY下降沿硬件握手触发下一次转换，直接通过;若采用固定定时触发，验证间隔不低于4.5μs。　　突发模式BUSY时序：突发模式下，ADCS16162内部自动生成转换脉冲，16通道全部转换完成后BUSY高电平时间约13μs。若原固件以固定延时等待BUSY拉低，应改为下降沿中断或查询方式触发后续操作。　　五、迁移验证流程　　基于上述兼容性分析，从AD7616迁移至ADCS16162的串行接口设计验证可归纳为五步流程。多数系统中，步骤一可直接通过，后续步骤为标准化验证项。　　步骤一：SCLK频率验证。读取原系统SPI分频配置，计算实际SCLK频率。若fSCLK≤35MHz，直接通过。该条件覆盖了电力保护继电器、多相电机控制等主流工业场景的典型配置。若fSCLK>35MHz，调整分频系数即可，不涉及硬件变更。　　步骤二：CONVST周期验证。读取原系统CONVST触发间隔。若采用BUSY下降沿硬件握手，直接通过——该握手时序两器件完全一致。若采用固定定时触发，验证间隔不低于4.5μs。突发模式下，验证BUSY等待逻辑改为下降沿触发。　　步骤三：复位时序验证。完全复位后须等待15ms以上再进行寄存器操作。该要求源自内部基准电压建立至16位精度所需时间，AD7616数据手册与ADCS16162应用笔记均规定为15ms，原系统若已遵循该规定可直接通过。　　步骤四：寄存器读写验证。向输入范围寄存器A1写入±5V量程配置(8'b10101010)，回读该地址，回读值与写入值一致即可确认串行接口时序正确。建议将该写入、回读、比对流程纳入驱动初始化环节。　　步骤五：数据帧完整性验证。连续读取16通道转换数据，检查SDOA与SDOB输出是否存在位移或丢帧。若启用CRC功能(CRCEN引脚置高)，验证CRC校验字与转换数据的一致性。　　六、国产替代的工程价值　　ADCS16162在国内量产，封装与引脚定义与AD7616完全一致，现有PCB可原位替换。串行接口时序层面，11项参数中8项完全一致，3项为SCLK裕量调整，在绝大多数工业应用中无需修改SPI配置。8核并行架构提供了2MSPS总吞吐率，16通道全采集时间约4μs。芯动神州本土FAE团队可提供从SPI时序审查、FPGA接口对齐到量产导入的全流程支持，缩短验证周期。
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发布时间：2026-08-26 13:34 阅读量：352 继续阅读>>
<span style='color:red'>芯动神州</span>ADCS16162寄存器写入无效的根因分析：上电初始化机制与复位时序设计
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芯动神州ADCS16162寄存器写入无效的根因分析：上电初始化机制与复位时序设计

　　ADCS16162是面向工业数据采集的16通道、16位、双路同步采样ADC，支持±10V/±5V/±2.5V三种双极性量程，吞吐率2×1MSPS，±10V量程下SNR典型值90.5dB，模拟输入阻抗恒定1MΩ，单5V供电，可直接连接±10V工业信号。在实际应用反馈中，与复位相关的问题出现频率最高，其典型表现为：通道数据可正常读出，但输入范围寄存器配置不生效，回读值始终为复位默认值;或配置±5V量程后，转换结果仍按±10V量程换算。本文结合ADCS16162应用笔记，从器件内部初始化机制出发分析该问题的根因，并给出上电与复位时序的设计规范及验证方法。　　一、根因：寄存器写入落在初始化未完成的窗口内　　ADCS16162的内部初始化分为四个阶段：　　VDRIVE供电稳定后，芯片IO状态稳定;随后模拟电源上电至5V，模拟部分开始工作，生成各种参考电压与参考电流，同时内部数字LDO启动，生成2.6V数字电压。　　数字电压2.5V稳定到门限之后，内部高速振荡器开始工作。　　振荡器稳定到一定频率之后，数字状态机开始工作，完成数字部分的正常初始化，此时芯片才认为系统上电成功。　　复位信号有效后，芯片重新执行初始化，内部基准电压需要重新建立。基准建立到16位精度需要一定时间，在此期间寄存器接口虽可应答，但写入操作不可靠。若将复位处理为瞬时动作，紧随其后的寄存器写入即落在该未就绪窗口内，表现为写入无效、回读值保持复位默认值。　　二、上电与复位时序设计规范　　基于上述初始化机制，应用笔记给出的整机设计规范为：　　上电顺序：VDRIVE供电稳定之后，再将模拟5V电源上电。模拟电源AVDD早于VDRIVE过早上电时，器件可能工作异常，供电顺序本身即为设计约束。　　复位时机：模拟电源稳定后发送一次复位信号，使芯片在完全上电状态下再初始化一次。复位电平建议保持100ms以上，复位结束后再等待100ms方可执行其他操作。　　复位后等待时间：完全复位后应等待15ms以上再进行寄存器操作，该时间用于内部基准电压建立至16位精度;对精度要求不高的应用，该等待时间可缩短至2ms。　　三、复位状态的四点电压验证法　　复位是否完成，无需反复试错，通过万用表测量四个引脚电压即可判断：　　四点电压均符合时，可确认复位与内部电源建立完成;任一点偏差较大，则故障位于电源或复位等硬件环节，应优先排查供电，而非寄存器接口。　　四、寄存器写入的验证方法　　复位确认完成后，通过写入、回读、比对流程验证寄存器接口：向输入范围寄存器A写入±5V量程配置，再回读该地址，回读值与写入值一致方可确认写入成功。建议将该验证流程固化到驱动初始化环节：上电、复位、等待15ms、四点电压确认、寄存器写读比对，五步全部通过后，再进入正常的采样与数据读取。这一流程可将复位类问题与接口类问题、转换链路问题有效隔离，为后续排查建立明确的基准点。　　五、结语　　ADCS16162寄存器写入无效问题，本质是寄存器操作落在内部初始化未完成的窗口内：模拟参考建立、数字LDO启动、振荡器稳定、状态机初始化逐级完成后，器件才具备可靠的寄存器访问条件。设计中遵循VDRIVE先于模拟电源的上电顺序、复位后等待15ms以上，并以四点电压与寄存器写读比对作为验证手段，即可从源头规避此类问题。在时序环节保留足够裕量，ADCS16162的90.5dBSNR与16位精度才能转化为系统级的测量精度。
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发布时间：2026-08-26 09:26 阅读量：323 继续阅读>>
万跳快扫覆盖6.0GHz：<span style='color:red'>芯动神州</span>TRX9361快速跳频测量方案
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万跳快扫覆盖6.0GHz：芯动神州TRX9361快速跳频测量方案

　　6.0 GHz频段，106个56MHz频点，每点驻留100μs——10.6ms完成一次全频段扫描，每秒近100次。这不是宽频带射频采样卡的数据，而是一颗10mm × 10mm封装的RF捷变收发器：芯动神州TRX9361。　　一、为什么要用快速跳频做宽带频谱测量　　频谱监测、信道占用率统计、干扰源定位——这些应用有一个共同特征：覆盖尽可能宽的射频频段，获取信号的有无与强度信息。传统方案通常有两条路径。第一条是宽频带射频数字化采样。使用GHz级采样率ADC或RFSoC直接捕获全频段IQ数据。这种方式信息最完整，但数据量惊人。以2 GHz采样率、12位精度、I/Q双通道为例，每秒原始数据约6 GB。长时间监测对存储容量、传输带宽和后端算力都提出极高要求。第二条是窄带接收机调谐扫描。通过开关切换前端滤波器组，逐段覆盖频段。受限于开关切换时间和滤波器组数量，扫描周期通常在毫秒至百毫秒量级，难以捕获瞬态信号。两条路径的矛盾在于：要么数据量爆炸，要么扫描太慢。但如果重新审视监测目标——很多时候，工程师并不需要完整的IQ波形。频谱占用率统计只需要某个频点有没有信号;干扰排查只需要知道异常信号的频率和强度;信道状态监测只需要判断频段是否被占用。这些场景的共同点是：只关心信号有无和强度，不关心调制内容。这个诉求打开了一条新路径：用窄带RF收发器快速跳频，逐点扫描，每次跳频只读取RSSI值。数据量极小，扫描速度极快。　　二、TRX9361的频率合成器与快速跳频能力　　TRX9361集成用于产生收发本振的两个小数N分频PLL频率合成器(RX和TX各一个)，另有基带PLL产生采样时钟，三者均内置VCO和环路滤波器，不需要任何外部元件。以下参数直接支撑快速跳频应用：　　频率合成器采用小数N分频架构，LO频率可以以2.4 Hz的步长任意设置。这意味着跳频步进不受固定信道栅格约束，可以按需设置：宽扫用56 MHz步进快速覆盖全频段，精扫用更细步进对可疑频段做密集采样。两者可在同一套硬件上通过软件切换，无需更换前端。　　三、快速跳频的工程实现　　本文关于快速跳频机制的描述依据AD9361原厂公开资料，TRX9361相关内容来自项目实测记录;文中项目实测值均标注其适用条件，不应视为全配置通用结论。本文内容不直接适用于其他型号器件。　　常规频率切换的瓶颈　　常规模式下，改变LO频率需要通过SPI写入频率控制字并触发VCO校准。当频率变化超过100MHz时，VCO需要重新搜索和校准，PLL锁定时间显著增加。以40MHz参考时钟、TDD模式为例，VCO校准约需43μs，PLL锁定约需20μs。如果频率变化超过100MHz，还需触发额外校准流程，总时间可达数百微秒。对于每秒上万次跳频的场景，常规模式的校准开销不可接受。　　Fast Lock机制　　该架构提供FastLock模式。其核心思路是：在系统初始化阶段，预先对所有目标跳频频率完成VCO校准，将校准结果(VCO调谐电压、电荷泵电流等参数)存入芯片内部Profile寄存器。芯片最多可存储8组FastLockProfile。跳频时，通过SPI或CTRL_IN硬件引脚直接调用已保存的Profile，跳过VCO搜索过程，PLL锁定时间缩减至约15–25μs。其中CTRL_IN引脚控制方式延迟最低、时序最确定，适合高密度跳频场景。TRX9361数据手册确认器件提供"四个实时I/O控制引脚"，可用于此目的。当跳频点超过8个时，可将多余Profile存放在基带处理器中运行时动态加载，但会增加SPI写入开销，需要在跳频密度和Profile管理之间做工程权衡。　　跳频时序设计　　以监测8个56MHz宽信道为例，设计每次跳频驻留100μs：　　PLL锁定(FastLock模式)：约20μs　　AGC稳定与RSSI采样：约60μs　　SPI读取RSSI+Profile切换准备：约20μs　　单次跳频周期：100μs　　8信道全扫描：800μs　　每秒扫描次数：约1250次　　每秒RSSI数据量：约10000个读数，每个2字节，总计约20kB/s　　对比全带宽IQ采集：以该架构最大采样率61.44MSPS、16位I/Q双通道存储计算，每秒原始数据约246MB。跳频扫描的数据量降低了四个数量级。一台普通嵌入式处理器即可实时处理全部扫描数据，无需高端PC或大容量存储。　　全频段扫描的Profile管理　　当目标是从70MHz到6.0GHz做全频段扫描(约106个56MHz频点)，8组片上Profile不足以覆盖所有频点。工程上可采用分段策略：　　将106个频点分为若干组，每组8个频点对应一组Profile　　扫描完当前组后，通过SPI从基带处理器加载下一组Profile　　Profile加载期间暂停跳频，加载完成后继续扫描　　每次加载8个Profile的SPI写入时间约需数十微秒，对整体扫描周期的影响可忽略。全频段扫描约需10–11ms(含Profile加载开销)，每秒可完成近100次完整频段扫描。　　四、应用场景　　频谱占用率统计：在70MHz–6.0GHz范围内按56MHz步进扫描，106个频点，每点100μs，全频段扫描约10.6ms，每秒近100次完整扫描。适合长期频谱占用率监测、无线电管理巡检、频谱资源规划数据采集。　　信道状态监测：对特定通信频段做密集扫描。例如在1.7–2.2GHz的3GPP频段内以较细步进扫描，快速发现空闲信道，支撑动态频谱接入(DSA)和认知无线电应用。　　瞬态干扰捕获：FastLock模式下约20μs的PLL锁定时间，配合RSSI快速采样，可捕获毫秒级瞬态干扰信号。对干扰源定位、频谱合规测试有直接价值。　　多节点协同监测：TRX9361支持多器件同步功能。多颗芯片共享同一参考时钟，多芯片同步功能可实现多节点时间对齐，支撑TDOA到达时差定位等高级监测手段。　　五、自主可控　　TRX9361在国内量产，封装与引脚定义与AD9361一致。现有基于AD9361的FPGA驱动代码、SPI配置序列、FastLockProfile管理逻辑可直接复用，迁移验证成本低。芯动神州本土FAE团队可提供接口调试到量产导入的全流程技术支持。　　六、结语　　当射频工程师手里只有一颗56MHz带宽的收发器，面对6.0GHz的频谱空间，不必在宽频带采样卡和慢速机械调谐之间二选一。TRX9361以2.4Hz的LO步长、FastLock机制的微秒级锁定和片上RSSI，给出了第三条路：用速度换带宽，用窄带逐点扫描替代全频段采集。这对频谱监测、信道占用率统计、瞬态干扰捕获这些"只关心信号有无"的场景，是一套值得纳入设计选型的工程方案。
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发布时间：2026-08-24 10:50 阅读量：368 继续阅读>>
<span style='color:red'>芯动神州</span>丨TRX9361发射镜像为何随上电波动？TX正交校准机制与排查方法
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芯动神州丨TRX9361发射镜像为何随上电波动？TX正交校准机制与排查方法

　　在TRX9361射频系统开发中，曾遇到这样一种现象：同一块板卡、同一频点和配置，首次上电时发射镜像可以达到-55dBc，重新上电后却变成-35dBc，多次上电结果还不完全一致。为什么载波馈通相对稳定，镜像却会明显波动?这类问题首先应从I/Q失配、TX正交校准(TXQuadCal)以及校准测试链路入手排查。本文将结合TRX9361项目实测经验进行分析。　　一、镜像为什么会变化?　　理想的正交调制要求I、Q两路幅度一致、相位保持90°正交。实际链路中存在幅度误差和相位误差，就会产生镜像分量。工程上常用近似关系理解：1°相位误差≈-41dBc，1dB增益误差≈-25dBc。但这只是理论近似，实际镜像还会受到PA、巴伦、滤波器、匹配网络、温度、电源以及测试仪器等因素影响。因此，测到-35dBc时，不能简单判断为某一个参数超差，而应结合芯片内部校准状态共同分析。　　二、TX Quad Cal到底在做什么?　　TXQuadCal利用芯片内部测试信号和RX测量链路，对TX路径的幅度、相位及DC误差进行测量，并计算相应的校正量。　　启动方式为：0x016[D4]=1　　校准结束后，该Bit会自动清零。　　但这里需要区分三个概念：写入启动命令≠校准真正运行≠算法已经收敛。　　写入0x016[D4]=1后，应确认该位实际置位，或者观察0x017[D7:D4]进入TX1/TX2校准状态，例如0x4、0x5，随后再等待0x016[D4]自清零。　　一次启动多个校准项目时，0x016[D4]只表示TXQuadCal这一项结束，还应确认0x017[D7:D4]最终进入0x1，或逐项确认相关启动状态。　　等待策略还取决于0x0A1[D7]：　　D7=0：普通计数模式，0x0A9用于限制最大算法运行时间;　　D7=1：FreeRun模式，0x0A9被忽略，算法可能持续运行;　　因此软件应设置独立watchdog，避免无边界轮询。需要注意，watchdog到期只能说明“在软件等待窗口内未完成”，不能直接等同于芯片校准失败，最终仍应结合0x016、0x0A7/0x0A8等状态判断。　　三、真正判断是否收敛，要看0x0A7/0x0A8　　TX1状态位位于：0x0A7[D1:D0]　　TX2状态位位于：0x0A8[D1:D0]　　其中D1、D0分别表示载波馈通测试分量和不需要的SSB测试分量是否降低到对应门限以下。　　因此工程上可重点检查：　　TX1：0x0A7[D1:D0]=11b　　TX2：0x0A8[D1:D0]=11b　　但要注意：状态位为11b，只代表芯片内部算法达到配置门限，并不代表外部频谱上的镜像指标一定满足产品要求。　　同时，只有确认本次TXQuadCal确实运行后，0x0A7/0x0A8才能作为本次校准结果使用，否则旧状态可能造成误判。　　四、为什么要重点检查0x0A0?　　TX Quad Cal内部使用RX NCO和TX NCO形成校准测试信号：　　RX NCO：0x0A0[D6:D5]　　RX NCO Phase Offset：0x0A0[D4:D0]　　TX NCO：0x0A3[D7:D6]　　这里的关键不是要求两个NCO寄存器编码完全相同，而是要保证：RX和TX NCO对应的实际测试频率匹配。　　而0x0A0[D4:D0]的Phase Offset与RX数字链路延迟有关，会受到采样率、HB/FIR、数字时钟以及NCO配置等影响，因此不存在适用于所有系统的“万能值”。　　还要特别注意一个原厂约束：　　当0x0A0[D6:D5]=00b时，0x0A1[D1:D0]的M不能为00b。　　否则decimate-and-dump可能只能获得测试波形的部分周期，影响误差估计和校准环路稳定性。　　因此，使用或扫描0x0A0=0x00之前，必须同时检查M配置。　　五、不要默认0x0C就是最佳值　　实际项目中经常会看到：0x0A0=0x0C。但这并不意味着0x0C适合所有系统。曾有TRX9361项目在其它条件不变的情况下，将PhaseOffset从0x0C调整到0x00，并重新执行TXQuadCal后，上电镜像波动明显改善。这说明：RXNCOPhaseOffset可能是特定系统中影响TXQuadCal稳定性的重要因素。但这只是项目经验，不能直接得出“TRX9361必须设置为0”的结论。更可靠的方法，是固定其它条件，对：0x0A0[D4:D0]=0～31逐项扫描。扫描期间应固定RX/TXNCO实际测试频率、M以及0x0AC指定的TX校准衰减。如果使用FullGainTable，则固定0x0AA;如果使用SplitGainTable，则同时固定0x0AA对应的LMTGain和0x0AE对应的LPFGain。每改变一个PhaseOffset，都重新执行完整TXQuadCal，并记录：0x016、0x017、0x0A7、0x0A8、载波馈通及镜像电平。更重要的是，每个候选值都应进行多次重新上电或重新初始化，统计：　　校准启动成功率　　0x0A7/0x0A8收敛通过率　　镜像最差值　　多次上电的波动范围　　最终选择在当前器件版本、频率、带宽、采样率及数字滤波条件下重复性最好的参数，而不是只选择某一次测量中镜像最低的值。双发射通道或切换不同RF输出路径时，还应分别确认对应通道和输出路径的校准结果，不能直接复用单一路径的实测结论。　　六、修改0x0A0时不要直接覆盖整个寄存器　　如果只是修改Phase Offset，建议采用读改写：　　new_0x0A0 = (old_0x0A0 & 0xE0) | (new_phase_offset & 0x1F)　　这样可以保留0x0A0[D7:D5]，只修改D4:D0。尤其要注意，直接将0x0A0写成0x00，可能同时改变RX NCO频率编码，从而破坏校准测试条件。　　七、什么时候需要重新执行TX Quad Cal?　　并不是每次修改寄存器都必须重新执行TX Quad Cal。AD9361原厂资料支持在载波频率发生变化时按需执行TX Quad refresh calibration，器件温度显著变化时也建议刷新校准结果。需要强调的是：当前公开资料并没有为TX Quad Cal单独规定固定的“100 MHz刷新阈值”。因此，不应把100 MHz作为TX Quad Cal的通用触发条件。实际是否重新校准，应结合系统切频策略、温度变化范围以及镜像指标确定。而当采样率、带宽、FIR或HB配置发生变化时，应重新检查NCO实际测试频率和Phase Offset，并根据实际结果重新校准或验证。　　八、遇到上电波动，建议这样排查　　如果出现：首次上电-55 dBc，重新上电-35 dBc　　建议依次检查：　　确认TX Quad Cal确实启动;　　确认0x017校准序列正常运行并结束;　　检查0x0A7/0x0A8是否真正收敛;　　确认0x0A0/0x0A3对应的实际NCO测试频率匹配，并检查M配置;　　扫描0x0A0[D4:D0]并进行多次上电统计;　　再检查PLL、时钟、电源、温度以及PA、巴伦、滤波器和匹配网络。　　如果芯片内部校准状态和校正结果稳定，而最终频谱仍然波动，就应重点转向板级RF链路和外部环境。　　九、结语　　TRX9361发射镜像随上电波动时，核心不是简单地“再跑一次TXQuadCal”，而是建立完整证据链：　　校准是否真正启动?　　算法是否真正收敛?　　NCO实际测试频率是否匹配?　　M和PhaseOffset是否适合当前测试链路?　　不同上电得到的校正结果是否一致?　　只有把这些问题逐层拆开，才能真正判断问题究竟来自校准算法、NCO配置、时钟电源、温度，还是外部RF链路。对于TRX9361项目，建议针对不同的频段、带宽、采样率和数字滤波配置建立对应的TXQuadCal参数，而不是简单采用一个固定的“万能寄存器值”。
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发布时间：2026-08-18 11:07 阅读量：327 继续阅读>>
<span style='color:red'>芯动神州</span>丨多通道称重采集前端设计要点：基于ADSD1278/1274的桥式传感器信号链验证
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芯动神州丨多通道称重采集前端设计要点：基于ADSD1278/1274的桥式传感器信号链验证

　　本文面向电子称重仪表与配料控制系统的采集前端设计，从桥式称重传感器的信号特征出发，推导传感器满量程输出(约10mV)下的系统分度数预算，并以ADSD1278/1274的直流参数逐项验证设计目标。　　一、设计目标　　称重前端的设计目标由应用场景决定：贸易结算用衡器须满足计量法规要求，过程配料系统则更关注长期稳定与多通道一致性。表1给出了面向电子称重仪表的典型设计目标，以及ADSD1278/1274的对应能力，作为后续验证的依据。　　二、桥式传感器信号特征与指标分解　　输出量级。工业主流称重传感器灵敏度为2.0mV/V，以5V激励电压计算，满量程差分输出仅约10mV，而传感器电桥的共模电压约为激励电压的一半(2.5V)。有效信号微弱且叠加于较大直流共模之上，是称重采集的首要工程约束。　　分度数预算。商用与工业衡器的显示分度数通常为1:3000至1:10000。参考行业设计经验，为在显示端保证该分辨率，系统内部计数需高出10至20倍，即1:200000量级。据此推算：　　内部有效位数≈log₂(200000)≈18~20bit　　上述预算为ADC级噪声与漂移余量设定了下界，直接决定了前端器件的位数选型。　　温度与干扰。户外衡器昼夜温差可达20°C，零点温漂按0.001%FS/°C计，单日零点漂移即达±0.02%FS，对100t量程汽车衡对应约±20kg;称重现场普遍存在的动力线与变频器，则通过电源与地回路引入60Hz工频干扰。　　三、器件参数验证　　分辨率与噪声。ADSD1278/1274为24位Δ-ΣADC，满量程差分输入范围为±VREF(VREFP=2.5V时为±2.5V，FSR=2VREF)，高分辨率模式输入噪声5.5μVrms(输入短接测试条件)。称重前端以仪表放大器将传感器满量程输出(约10mV)放大至接近ADC满量程，以充分利用动态范围;按10mV满量程输出对5.5μVrms噪声核算，单次转换等效信噪比约65dB(信号峰峰值对噪声有效值)，配合过采样与数字平均即可满足1:200000内部计数预算。　　温漂。直流偏差温度漂移0.8μV/°C、增益温度漂移1.3ppm/°C。在20°C昼夜温差下，仪表环节引入的零点漂移约16μV，对应10mV满量程输出的0.16%，配合传感器本体补偿与去皮流程即可控制在综合误差(典型±0.02%FS)以内。　　共模抑制。共模抑制比在60Hz处典型值108dB(最小值90dB)，结合仪表放大器的共模抑制，可有效抑制工频耦合干扰，无需在模拟前端增加额外的陷波电路。　　多通道同步。ADSD1278单芯片集成8个独立ADC通道，由同一CLK驱动同步转换，通道间采样孔径匹配;多芯片可通过菊花链扩展至16通道以上。配料站多料仓、汽车衡多支承点等需同时读取多个传感器信号的场景可直接受益。　　功耗与输入阻抗。低速模式数据速率10,547SPS、8通道整芯片功耗60~96mW，适配电池供电的便携秤与无线称重节点;低速模式下差分输入阻抗约140kΩ，减轻前端驱动负载。　　四、参考设计要点　　比率式架构：将传感器激励电压与ADC参考电压取自同一基准，可使激励波动在信号链路中被抵消。ADSD1278参考电压输入范围为0.5V至3.1V，外部参考经缓冲后接入VREFP/VREFN引脚，为比率式设计提供灵活配置。　　配置与滤波：称重系统实际输出速率通常为10~100Hz，低速模式10,547SPS提供了100倍以上的过采样余量，可在数字域完成低通滤波与平均;转换结果经SPI或帧同步串行接口输出，由控制器执行去皮、标定与配比计算。　　供电与布线：模拟输入走线成对差分布置并远离数字接口;电源去耦采用10μF钽电容与0.1μF陶瓷电容组合，就近放置于供电引脚。　　五、设计检查清单　　激励电压与ADC参考电压是否同源(比率式架构)?　　差分输入走线是否成对、是否远离数字与LVDS线路?　　电源去耦电容是否就近放置(10μF+0.1μF组合)?　　是否按去皮+多点标定流程完成系统校准?　　60Hz共模抑制是否在整机层面验证(含前端调理)?　　多通道同步与菊花链时序是否经实测确认?　　六、小结　　称重前端的指标可归结为四句话：信号微弱需24位级分辨率，环境苛刻需低漂移与高共模抑制，工况复杂需多通道同步与低功耗，长期运行需比率式架构与稳定基准。ADSD1278/1274以24位分辨率、0.8μV/°C直流温漂、108dB共模抑制与8通道同步采样逐项对应上述需求，为称重仪表从单通道模拟方案向多通道数字化方案演进提供了国产化选择。
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发布时间：2026-08-17 11:28 阅读量：378 继续阅读>>

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